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            基于FPGA的高速A/D轉(zhuǎn)換芯片ADC08D1000應(yīng)用

            作者: 時間:2010-04-20 來源:網(wǎng)絡(luò) 收藏

              3.2.2 寄存器描述

              用于擴(kuò)展控制的寄存器共有8個,分別描述如下:

              (1)配置寄存器(地址1h)

              位15:必須為“1”。

              位14:必須為“0”。

              位13:必須為“1”。

              位12:DCS,占空比穩(wěn)定器。當(dāng)該位置“1”時,一種占空比穩(wěn)定電路應(yīng)用到CLK上,使輸入時鐘更穩(wěn)定。默認(rèn)為“1”。

              位11:DCP,DDR時鐘相位。此位只有在DDR模式下才有效。當(dāng)本位為“0”時,DCLK的邊沿與數(shù)據(jù)的邊沿同相;當(dāng)本位為“1”時,DCLK的邊沿與數(shù)據(jù)的邊沿同差180°(在數(shù)據(jù)的中間),默認(rèn)為“O”。

              位10:Nde,DDR使能。當(dāng)此位為“0”時,為DDR模式。此時輸出數(shù)據(jù)在DCLK的上升沿和下降沿輸出。當(dāng)此位為“1”時,為SDR模式,默認(rèn)為“0”。

              位9:OV,輸出電壓。此位決定LVDS輸出電壓(峰峰值)的幅度,置“1”時,為600 mV,置“0”時,為450 mV,默認(rèn)為“1”。

              位8:OE,輸出邊沿。此位決定在SDR模式下數(shù)據(jù)的輸出邊沿。置“1”時,輸出數(shù)據(jù)在DCLK+的上升沿變化;置“0”時,輸出數(shù)據(jù)在DCLK+的下降沿變化;

              默認(rèn)為“0”。

              位7:0,必須為“1”。

              (2)I通道偏置(地址2h)

              位15:8,偏置值:I通道的輸入偏置值;00h為0偏置,F(xiàn)F為45 mV;步進(jìn)為0.176 mV;默認(rèn)為00h位7:符號位?!?”為正偏置,“1”為負(fù)偏置,默認(rèn)為“0”。

              位6:0,必須為“1”。

              (3)I通道滿量程電壓調(diào)整(地址3h)

              位15:7,滿量程電壓調(diào)整值,滿量程電壓隨此值(峰峰值)單調(diào)線性變化。

              0000 0000 0 560 mV

              1000 0000 0 700 mV

              1111 1111 1 840 mV

              默認(rèn)值為1000 0000 0;

              位6:0,必須為“1”。

              (4)Q通道偏置(地址Ah)

              與I通道偏置定義相同。

              (5)Q通道滿量程電壓調(diào)整(地址Bh)

              與I通道滿量程電壓調(diào)整定義相同。



            關(guān)鍵詞: FPGA A/D轉(zhuǎn)換 ADC08D1000

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