3 CPLD仿真

　　從最初的電路設(shè)計(jì)思想到QuartusII的波形仿真、再到CPLD的芯片編程結(jié)束,開(kāi)發(fā)設(shè)計(jì)流程圖如圖5所示。

　　在QuartusII 平臺(tái)上,對(duì)VerilogHDL程序編譯后，用Simulator對(duì)之進(jìn)行時(shí)序仿真,得到如圖6所示的結(jié)果。

　　由圖中可以看到各預(yù)定功能都得到了實(shí)現(xiàn)，如datain3為111111011111時(shí)，dataout3輸出為0110，仿真結(jié)果完全符合電路的要求。

　　基于SPCE061A+CPLD設(shè)計(jì)的電動(dòng)自行車充電系統(tǒng)，簡(jiǎn)化了系統(tǒng)軟硬件設(shè)計(jì)，提高了電路的穩(wěn)定性和可靠性；使系統(tǒng)設(shè)計(jì)靈活、開(kāi)發(fā)周期短、集成性更強(qiáng)，同時(shí)使系統(tǒng)易于升級(jí)和擴(kuò)展。經(jīng)檢驗(yàn)測(cè)試，各項(xiàng)技術(shù)指標(biāo)均達(dá)到了設(shè)計(jì)要求。

　　參考文獻(xiàn)

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