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            EEPW首頁 > 嵌入式系統(tǒng) > 設(shè)計應(yīng)用 > 一種基于FPGA的多路視頻通道控制系統(tǒng)設(shè)計

            一種基于FPGA的多路視頻通道控制系統(tǒng)設(shè)計

            作者: 時間:2010-07-05 來源:網(wǎng)絡(luò) 收藏

              其中,clk為13.5 MHz頻率的時鐘信號,clk_cnt為采樣時間間隔計數(shù)器,當(dāng)clk_cnt為135 000時采樣1次,即每隔10 ms采樣1次。寄存器shuru_temp存儲前一次開關(guān)信號狀態(tài),shum存儲當(dāng)前開關(guān)信號狀態(tài)。如果shuru_temp的值等于shtlm的值,則計數(shù)器test_cnt自動加l。如果連續(xù)4次采樣值相等,即test_cnt=4時去抖動輸出才隨輸入變化。

            各個開關(guān)動作去抖動前和去抖動后的實時信號采樣圖

              用電平撥動開關(guān)信號作為輸入,制作了一個脈沖信號用于識別開關(guān)動作,其代碼如下:

            程序

              代碼中寄存器level_contrl_TEMP存儲level_contrl延時256個時鐘周期后的信號,然后用level_eontrl_TEMP中存儲的信號與level_co-ntrl的值相異或產(chǎn)生所需要的脈沖信號。

              調(diào)試中發(fā)現(xiàn),去抖動后的信號經(jīng)常混有持續(xù)時間很短的高頻脈沖干擾信號,因此設(shè)計中使用兩級D觸發(fā)器延時來徹底消除高頻脈沖干擾,其程序代碼如下:

            程序



            關(guān)鍵詞: FPGA DSP 視頻監(jiān)控

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