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            EEPW首頁 > 嵌入式系統(tǒng) > 設(shè)計(jì)應(yīng)用 > 基于VHDL語言的99小時(shí)定時(shí)器設(shè)計(jì)及實(shí)現(xiàn)

            基于VHDL語言的99小時(shí)定時(shí)器設(shè)計(jì)及實(shí)現(xiàn)

            作者: 時(shí)間:2010-07-17 來源:網(wǎng)絡(luò) 收藏

              4 系統(tǒng)仿真及結(jié)果

              圖6所示是對(duì)AAA控制/定時(shí)模塊的仿真結(jié)果。由此結(jié)果可見,當(dāng)setw置“1”時(shí),statea位選從0到5循環(huán),分別代表六個(gè)數(shù)碼管的位置。當(dāng)start置“1”時(shí),q5-q0進(jìn)行借位減法。q5、q4表示小時(shí),最高可到99小時(shí);q3、q2表示分鐘,最高59分鐘;q1、q0表示秒,最高為59秒。

              5 結(jié)束語

              本設(shè)計(jì)從總體要求出發(fā),采用模塊化設(shè)計(jì)方法,實(shí)現(xiàn)了長(zhǎng)達(dá)99小時(shí)的定時(shí)設(shè)計(jì)。同時(shí)采用QuartusⅡ4.0仿真環(huán)境進(jìn)行了仿真。結(jié)果證明,本系統(tǒng)可以實(shí)現(xiàn)理想的定時(shí)操作而且設(shè)計(jì)體現(xiàn)了人性化,具有較強(qiáng)的實(shí)際應(yīng)用價(jià)值。


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            關(guān)鍵詞: FPGA VHDL 定時(shí)器 EP1C6Q240C8

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