圖1中，USB口為壓電生物傳感器與檢測電路相連接的接口;RS-232口為與計算機(jī)相連接的接口，將數(shù)字化的傳感器信號(頻率值)上傳到計算機(jī)，由計算機(jī)(PC機(jī))實(shí)現(xiàn)傳感器信號的實(shí)時采集和顯示，采集數(shù)據(jù)程序由VC++6。0編寫;OSC1為提供系統(tǒng)工作時鐘振蕩電路，由TTL芯片和12MHz標(biāo)準(zhǔn)晶振組成，產(chǎn)生1s脈沖信號，作為CPLD工作時鐘輸入、RS-232通信時序脈沖以及數(shù)碼管動態(tài)顯示時序脈沖，準(zhǔn)確度高、且精確;OSC2為傳感器振蕩電路，經(jīng)過幾代反復(fù)改良，在氣相、液相均能夠正常振蕩且波形正常，將傳感器表面生物反應(yīng)信號轉(zhuǎn)化成脈沖信號，輸入CPLD進(jìn)行信號數(shù)據(jù)采集;數(shù)碼顯示采用共陰極8×8段數(shù)碼管，動態(tài)掃描顯示當(dāng)前傳感器信號值和簡單數(shù)據(jù)分析判斷結(jié)果;電源給系統(tǒng)提供直流5V工作電壓，含有直流6～15V變成5V穩(wěn)壓電路;RS-232電平轉(zhuǎn)換電路將從CPLD輸出的CMOS電平轉(zhuǎn)化為計算機(jī)所接受的TTL電平，而且可增加數(shù)據(jù)傳輸距離。

　　作為系統(tǒng)內(nèi)核的CPLD，采用Verilog HDL硬件設(shè)計語言、MAX+plusII10。1編譯系統(tǒng)編寫基于Altera公司CPLD(MAX7128)器件的內(nèi)核程序，設(shè)計實(shí)現(xiàn)了秒時鐘定時、10MHz頻率測量、RS-232通信時序發(fā)生器、RS-232協(xié)議數(shù)據(jù)通信、頻率數(shù)據(jù)判斷簡單分析以及數(shù)碼管動態(tài)掃描顯示控制等綜合功能，其原理如圖2所示。

　　圖2 CPLD內(nèi)核原理圖