2 系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)

　　2．1 模塊化的FPGA設(shè)計(jì)

　　本文所設(shè)計(jì)的數(shù)字化儀是基于高性能FPGA芯片實(shí)現(xiàn)的，FPGA承擔(dān)了絕大部分的控制和數(shù)據(jù)處理任務(wù)，是本設(shè)計(jì)的核心器件。對FPGA進(jìn)行模塊化設(shè)計(jì)，是大型系統(tǒng)設(shè)計(jì)的常用方法。合理分割功能模塊，能加快FPGA的開發(fā)，也有利于代碼的移植和重復(fù)利用。在設(shè)計(jì)時(shí)將FPGA分成高速A／D接口模塊、數(shù)據(jù)降速模塊、調(diào)理通路控制模塊、存儲接口模塊、PXI接口控制模塊等主要功能模塊設(shè)計(jì)。FPGA內(nèi)部模塊劃分和數(shù)據(jù)流向如圖2所示。

　　A／D接口模塊主要實(shí)現(xiàn)FPGA和高速A／D轉(zhuǎn)換器的互聯(lián)，以LVDS格式總線接收數(shù)據(jù)和采樣時(shí)鐘，該部分電路決定數(shù)據(jù)采集的穩(wěn)定性，需要從硬件和軟件兩個(gè)方面保證；數(shù)據(jù)降速模塊采用抽取濾波器將信號降低到需要的采樣速率；調(diào)理通路控制模塊主要實(shí)現(xiàn)對A／D前端電路的控制，包括耦合方式、匹配阻抗選擇、增益自動控制、偏置和觸發(fā)電平控制等；PXI接口部分主要實(shí)現(xiàn)和PXI主機(jī)的通訊譯碼；存儲控制模塊完成對外部SRAM的控制，實(shí)現(xiàn)數(shù)據(jù)緩存；時(shí)鐘管理模塊負(fù)責(zé)采樣時(shí)鐘的分頻、倍頻等處理。

　　2．2 高速數(shù)據(jù)采集和存儲接口設(shè)計(jì)

　　高速數(shù)據(jù)采集系統(tǒng)的輸入輸出接口設(shè)計(jì)是尤為重要的，高速IC芯片的相互連接是決定數(shù)據(jù)采集系統(tǒng)穩(wěn)定性的關(guān)鍵因素之一，低功耗及高的信噪比是有待解決的主要問題。通常實(shí)現(xiàn)高速采集系統(tǒng)中芯片間互聯(lián)有兩種接口：PECL和LVDS。正電壓射極耦合邏輯PECL(Positive Emit-ter-Coupled Logic)信號的擺幅小，適合于高速數(shù)據(jù)的串行或并行連接，PECL間的連接一般采用直流耦合，輸出設(shè)計(jì)為驅(qū)動50 Ω負(fù)載至(VCC -2V)，連接電路如圖3所示。

　　低壓差分信號LVDS(Low Voltage Differential Signal)標(biāo)準(zhǔn)是一種小振幅差分信號技術(shù)，它使用非常低的幅度信號(100～450 mV)。通過一對平行的PCB走線或平衡電纜傳輸數(shù)據(jù)。在兩條平行的差分信號線上流經(jīng)的電流方向相反，噪聲信號同時(shí)耦合到兩條線上，而接收端只關(guān)心兩信號的差值，于是噪聲被抵消。由于兩條信號線周圍的電磁場也互相抵消，故差分信號傳輸比單線信號傳輸電磁輻射小很多，從而提高了傳輸效率并降低了功耗。LVDS的輸入與輸出都是內(nèi)部匹配的，采用直連方式即可，連接方式如圖4所示。