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    基于FPGA與外部SRAM的大容量數(shù)據(jù)存儲

    作者: 時(shí)間:2012-01-19 來源:網(wǎng)絡(luò) 收藏

    3.3 控制邏輯電路設(shè)計(jì)

      如圖三所示,控制邏輯由來實(shí)現(xiàn)。主要包括讀地址產(chǎn)生器、寫地址產(chǎn)生器、讀寫時(shí)鐘信號產(chǎn)生器及讀寫控制等幾部分。下面分別加以講述。

      

    基于FPGA與外部SRAM的大容量數(shù)據(jù)存儲

      (1)寫地址產(chǎn)生器:由于設(shè)計(jì)時(shí)采用256K×16的,故有18位地址,寫地址產(chǎn)生器用18位計(jì)數(shù)器實(shí)現(xiàn)。靠外部時(shí)鐘驅(qū)動,每進(jìn)行一次寫操作后,讀寫控制單元產(chǎn)生計(jì)數(shù)脈沖,使其增1,直到18位計(jì)數(shù)器計(jì)滿再循環(huán)寫入地址為0的空間。

      (2)讀地址產(chǎn)生器同上,也采用18位計(jì)數(shù)器實(shí)現(xiàn),根據(jù)系統(tǒng)要求,每隔一定的采樣周期將讀地址指針偏移一定偏移量,并從該位置讀取數(shù)據(jù)。

      (3)讀寫地址選擇器由于讀寫地址復(fù)用管腳,因此在讀寫操作時(shí),必須選通相應(yīng)的地址。這就需要由控制芯片上的等控制信號來對進(jìn)行讀寫的操作。

      (4)此外,由于讀寫之間的切換,數(shù)據(jù)線上的數(shù)據(jù)在切換瞬間如不加處理會出現(xiàn)混亂現(xiàn)象。因此,為避免讀、寫操作發(fā)生沖突,數(shù)據(jù)線呈三種狀態(tài),讀數(shù)據(jù)、寫數(shù)據(jù)及高阻態(tài)。在從寫到讀的過程中需給數(shù)據(jù)線上送高阻態(tài)。

      

    基于FPGA與外部SRAM的大容量數(shù)據(jù)存儲

      (5)當(dāng)需要對進(jìn)行寫操作時(shí),由控制產(chǎn)生寫地址選通信號,該選通信號為一單脈沖形式,如圖四中該脈沖下降沿觸發(fā)SRAM,告知開始對RAM進(jìn)行寫操作,使FPGA輸出寫地址,同時(shí)給數(shù)據(jù)線上送數(shù)據(jù)。在寫操作期間,片選信號始終保持低電平,而寫地址選通信號上升沿到來時(shí)使寫地址計(jì)數(shù)器增1。以此類推,通過寫地址選通信號高低電平變化完成對數(shù)據(jù)依次寫入。需要注意的是,地址線和數(shù)據(jù)線在為高時(shí)可同時(shí)賦新值,但只有在變低后賦予數(shù)據(jù)線上的新值才有效。

      

    基于FPGA與外部SRAM的大容量數(shù)據(jù)存儲

      對SRAM進(jìn)行讀操作相對較簡單,在進(jìn)行讀操作期間,始終為低電平,始終為高電平。每進(jìn)行一次讀操作,地址按系統(tǒng)要求變化一次。同時(shí)注意,地址的變化時(shí)刻總要先于數(shù)據(jù)的變化時(shí)刻。圖五為RAM讀操作時(shí)序。

      以下是一段用VHDL語言描述的控制RAM的讀寫操作時(shí)序的程序代碼:

      

    基于FPGA與外部SRAM的大容量數(shù)據(jù)存儲

      程序中,在進(jìn)行讀寫操作時(shí),片選使能信號CE_SRAM及輸出使能信號OE_SRAM始終為低電平。

      第0時(shí)刻到第2時(shí)刻在進(jìn)行寫操作:第0時(shí)刻地址線addr_SRAM和數(shù)據(jù)線data_SRAM同時(shí)賦新值,控制線WE_SRAM、LB_SRAM、UB_SRAM要經(jīng)歷一個(gè)窄脈沖的變化過程,RAM在獲取到此控制線下降沿信息后,便知開始進(jìn)行寫操作。需要注意的是,雖然數(shù)據(jù)在第0時(shí)刻已賦到數(shù)據(jù)線上,但因?yàn)閷懖僮魇强刂凭€低電平有效,所以數(shù)據(jù)線上真正發(fā)生數(shù)據(jù)更新是在控制線變?yōu)榈碗娖街螅虼?,?shù)據(jù)線上的實(shí)際更新時(shí)刻是在第2個(gè)時(shí)刻。

      第3、4狀態(tài)是進(jìn)行讀操作:在讀寫轉(zhuǎn)換時(shí)刻,也就是在第3時(shí)刻如前所述需給數(shù)據(jù)線上送高阻態(tài)。這樣,讀取數(shù)據(jù)的時(shí)序關(guān)系由系統(tǒng)時(shí)鐘進(jìn)行控制,在第3時(shí)刻給地址線上送要讀取的地址,第4時(shí)刻將數(shù)據(jù)端口上的數(shù)據(jù)送出。這里需注意的是,讀取數(shù)據(jù)要比讀取地址晚一個(gè)時(shí)刻。從而,完成了對外部RAM的讀寫操作控制。

      4結(jié)論

      該系統(tǒng)已應(yīng)用在羅蘭—c導(dǎo)航接收機(jī)的信號處理中。實(shí)驗(yàn)證明,此設(shè)計(jì)可靠穩(wěn)定地完成了大容量高速異步數(shù)據(jù)存儲,進(jìn)一步提高了系統(tǒng)的性能。


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