WE為ARM輸入到FPGA的寫使能信號。CS為ARM輸入到FPGA的片選信號，FPGA沒有被ARM選中時必須輸出高阻態(tài)，以避免總線沖突。

　　2.2 FPGA的雙向總線設(shè)計(jì)

　　在 FPGA的并行總線設(shè)計(jì)中，如果頂層和底層的模塊都要用到雙向的IO端口，則要遵守設(shè)計(jì)原則;否則不利于VHDL程序的綜合。雙向IO端口的設(shè)計(jì)原則是：只有頂層設(shè)計(jì)才能用INOUT類型的端口，在底層模塊中應(yīng)把頂層的INOUT端口轉(zhuǎn)化為獨(dú)立的IN(輸入)。OUT(輸出)端口并加上方向控制端口。頂層設(shè)計(jì)的VHDL代碼如下：

　　其中，DATA_i.DATA_o和output_en均為FPGA內(nèi)部的信號，在內(nèi)部的各層次模塊中，通過這三個信號就可以進(jìn)行單向的IO控制。這樣，頂層設(shè)計(jì)中雙向的DATA端口轉(zhuǎn)化為了內(nèi)部單向的DATA_i(輸入)。DATA_o(輸出)和output_en(輸出使能)。在內(nèi)部各模塊中，結(jié)合這三個信號以及ADDR。OE。WE。CS等信號，則可方便地實(shí)現(xiàn)ARM總線接口的功能。實(shí)現(xiàn)的VHDL關(guān)鍵代碼如下：

　　3 仿真結(jié)果分析

　　通過QuartusII仿真工具，對FPGA并行總線進(jìn)行時序仿真;仿真結(jié)果如圖3所示。根據(jù)ARM并行總線的讀寫時序圖要求，從仿真結(jié)果可以看出FPGA的總線接口設(shè)計(jì)滿足了設(shè)計(jì)的要求。由于選用的FPGA器件內(nèi)部帶有邏輯分析儀的功能模塊，通過QuartusII軟件中的SignalTapII邏輯分析工具，對FPGA的設(shè)計(jì)模塊進(jìn)行在線測試，發(fā)現(xiàn)總線時序了滿足ARM并行總線的要求，且工作穩(wěn)定，從另一個角度驗(yàn)證了設(shè)計(jì)和仿真結(jié)果的正確性。

　　4 結(jié)論

　　由于FPGA技術(shù)和ARM技術(shù)應(yīng)用越來越廣泛，通過設(shè)計(jì)并行總線接口來實(shí)現(xiàn)兩者之間的數(shù)據(jù)交換，可以較容易地解決快速傳輸數(shù)據(jù)的需求，因此設(shè)計(jì)滿足系統(tǒng)要求的FPGA并行總線顯得尤為重要。本文設(shè)計(jì)的FPGA的ARM外部并行總線接口，滿足了總線的時序要求，并在某航空機(jī)載雷達(dá)應(yīng)答機(jī)中進(jìn)行了應(yīng)用，系統(tǒng)運(yùn)行穩(wěn)定，性能良好。以上的設(shè)計(jì)和仿真方法，對其他類似的設(shè)計(jì)也有一定的參考作用。