ENTITY spi IS
PORT ( CLK ：in STD_LOGIC；--4.096 MHz
CLK40 ：in STD_LOGIC；--40 MHz
SYNC ：out STD_LOGIC；--PINMODE模式下，
使用復(fù)位信號(hào)同步數(shù)據(jù)采集信號(hào)
DOUT1 ：in STD_LOGIC；
SCLK1 ：out STD_LOGIC；--第一通道的
ADS1281模數(shù)轉(zhuǎn)換器的SPI時(shí)鐘
nDRDY1，nDRDY2，nDRDY3：in STD_LOGIC;
--ADS1281數(shù)據(jù)就緒等待采集信號(hào)
spi_clk ：out STD_LOGIC；--擴(kuò)展SPI時(shí)鐘
spi_mosi ：out STD_LOGIC；--擴(kuò)展SPI主機(jī)
發(fā)送從機(jī)接收數(shù)據(jù)信號(hào)線
spi_cs1 ：out STD_LOGIC；--擴(kuò)展SPI片選
信號(hào)
EINT1，EINT2：out STD_LOGIC；--FIFO半滿數(shù)
據(jù)采集中斷信號(hào)AD_INT，
和DAC數(shù)據(jù)請(qǐng)求中斷信號(hào)INT
ENABLE1，A2，A3，A4，A5：in STD_LOGIC；
DATA：inout STD_LOGIC_VECTOR(15 downto 0)；
--ARM處理器數(shù)據(jù)總線
led_drv：out STD_LOGIC；--LED狀態(tài)指示
PPS_interrupt：out STD_LOGIC；--1 Hz，
GPS秒脈沖
nRESET：in STD_LOGIC；
GPS_IRIGL：in STD_LOGIC；--IRIG碼讀寫(xiě)
nRD：in STD_LOGIC；--ARM讀
nWR：in STD_LOGIC；--ARM寫(xiě)
nCS：in STD_LOGIC)；--ARM片選
END spi；
1.2 A/D數(shù)據(jù)采集通道
A/D轉(zhuǎn)換器采用TI公司的ADS1281。該A/D轉(zhuǎn)換器具有高分辨率、高精度特性，內(nèi)置4階穩(wěn)定的ΔΣ調(diào)制器，可配置SINC、FIR和IIR濾波器，數(shù)據(jù)率250 S/s～4 KS/s，特別適合地震數(shù)據(jù)觀測(cè)環(huán)境。在本設(shè)計(jì)中，模擬地動(dòng)波形信號(hào)經(jīng)差分放大后輸入到AD1281的AINP和AINN端。SCLK由FPGA分頻產(chǎn)生的1.024 MHz的時(shí)鐘驅(qū)動(dòng)，用于串行輸出A/D數(shù)據(jù)到FPGA FIFO。當(dāng)A/D完成數(shù)據(jù)轉(zhuǎn)化后，CH1_DRDY拉低向FPGA表示數(shù)據(jù)準(zhǔn)備就緒，等待讀取。CH1_ DOUT連接至FPGA的DOUT1端口，用于數(shù)據(jù)到FPGA FIFO的串行傳輸。AD_CLK由4.096 MHz時(shí)鐘驅(qū)動(dòng)，是A/D的工作時(shí)鐘。A/D轉(zhuǎn)換原理電路如圖2所示。