8位單片機在嵌入式系統(tǒng)中應用廣泛，然而讓它直接與PCI總線設備打交道卻有其固有缺陷。8位單片機只有16位地址線，8位數據端口，而PCI總線2.0規(guī)范中，除了有32位地址數據復用AD[3～0]外，還有FRAME、IRDY、TRDY等重要的信號線。讓單片機有限的I/O端口來直接控制如此眾多的信號線是不可能的。一種可行的方案就是利用CPLD作為溝通單片機與PCI設備間的橋梁，充分利用CPLD中I/O資源豐富、用戶可自定制邏輯的優(yōu)勢，來幫助單片機完成與PCI設備間的通信任務。

1 PCI接口設計原理

1.1 PCI總線協(xié)議簡介

這里只討論PCI總線2.0協(xié)議，其它協(xié)議僅僅是在2.0的基礎上作了一些擴展，僅就單片機與PCI設備間的通信來說，意義不大。PCI總線是高性能局部總線，工作頻率0～33MHz，可同時支持多組外圍設備。在這里，我們只關心單片機與一個PCI設備間通信的情況，而且是以單片機與CPLD一方作為主控方，另一方作為PCI從設備。這樣做的目的是為了簡化問題，降低系統(tǒng)造價。

PCI總線上信號線雖然多，但并不是每個信號都要用到。實際上PCI設備也并不會支持所有的信號線，比如錯誤報告信號PERR與SERR在網卡中就不支持。我們可以針對具體的應用選擇支持其中部分信號線，還有一些信號線可以直接連電源或接地。下面簡單介紹一下常用信號線的功能。

AD[31～0]：地址數據多路復用信號。在FRAME有效的第一個周期為地址，在IRDY與TRDY同時有效的時候為數據。

C/BE[3～0]：總線命令與字節(jié)使能控制信號。在地址中傳輸的是總線命令；在數據期內是字節(jié)使能控制信號，表示AD[31～0]中哪些字節(jié)是有效數據。以下是總線命令編碼的說明：

C/BE[30]# 命令類型說明C/BE[30]# 命令類型說明

0 0 0 0 中斷應答 1 0 0 0 保留

0 0 0 1 特殊周期 1 0 0 1 保留

0 0 1 0 I/O讀 1 0 1 0 配置讀

0 0 1 1 I/O寫 1 0 1 1 配置寫

0 1 0 0 保留 1 1 0 0 存儲器多行讀

0 1 0 1 保留 1 1 0 1 雙地址周期

0 1 1 0 存儲器讀 1 1 1 0 存儲器一行讀

0 1 1 1 存儲器寫 1 1 1 1 存儲器寫并無效

PCI總線上所有的數據傳輸基本上都由以下三條信號線控制。
FRAME：幀周期信號。由主設備驅動，表示一次訪問的開始和持續(xù)時間，F(xiàn)RAME有效時（0為有效，下同），表示數據傳輸進行中，失效后，為數據傳輸最后一個周期。

IRD：主設備準備好信號。由主設備驅動，表示主設備已經準備好進行數據傳輸。

TRDY：從設備準備好信號。由從設備驅動，表示從設備已經準備好進行數據傳輸。當IRDY與TRDY同時有效時，數據傳輸才會真正發(fā)生。

另外，還有IDSEL信號用來在配置空間讀寫期間作為片選信號。對于只有一個PCI從設備的情況，它總可以接高電平。IDSEL信號由從設備驅動，表示該設備已成為當前訪問的從設備，可以不理會。

在PCI總線上進行讀寫操作時，PCI總線上的各種信號除了RST、IRQ、IRQC、IRQ之外，只有時鐘的下降沿信號會發(fā)生變化，而在時鐘上升沿信號必須保持穩(wěn)定。

1.2 CPLD設計規(guī)劃

出于對單片機和CPLD處理能力和系統(tǒng)成本的考慮，下面的規(guī)劃不支持PCI總線的線性突傳輸等需要連續(xù)幾個數據周期的讀寫方式，而僅支持一個址周期加一個數據周期的讀寫方式。對于大部分應用而言，這種方式已經足夠了。圖1是經過簡化后的PCI總線讀寫操作時序。

在CPLD內設有13個8位寄存器用來保存進行一次PCI總線讀寫時所需要的數據，其中pci_address0～pci_address3是讀寫時的地址數據；

圖1 簡化的PCI寫操作時序

pcidatas0～pci_datas3是要往PCI設備寫的數據；pci_cbe[3～0]保存地址周期時的總線命令；pci_cbe[7～4]保存數據周期時的字節(jié)使能命令；pci_data0～pci_data3保存從PCI設備返回的數據；pci_request是PCI總線讀寫操作狀態(tài)寄存器，用于向單片機返回一些信息。當單片機往pci_cbe寄存器寫入一個字節(jié)的時候，會復位CPLD中的狀態(tài)機，觸發(fā)CPLD進行PCI總線的讀寫操作；單片機則通過查詢pci_request寄存器得知讀寫操作完成，再從pci_data寄存器讀出PCI設備返回的數據。

CPLD中狀態(tài)機的狀態(tài)轉移圖如圖2所示。每一個狀態(tài)對應FRAME與IRD信號的一種輸出，而其它輸入輸出信號線可由這兩個信號線和pci_cbe的值及TRDY的狀態(tài)決定。當FRAME為有效時，AD[31～0]由pci_address驅動，而C/BE[3～0]由pci_cbe低4位驅動；當IRDY有效時，C/BE[3～0]視總線命令，要么由pci_cbe高4位驅動，要么設為高阻態(tài)，而AD[31～0]在pci_cbe[0]為“0” （PCI讀命令）時，設為高阻態(tài)，而在pci_cbe[0]為“1” （PCI寫命令）時由pci_datas驅動。另外一方面，一旦TRDY信號線變?yōu)榈碗娖剑珹D[31～0]線上的數據被送入pci_data寄存器，而C/BE[3～0]線上的數據被送入pci_request寄存器的低4位。

圖2 狀態(tài)轉移圖