Altera宣布通過其EDA合作伙伴實現(xiàn)了預(yù)加重和均衡鏈路估算(PELE)技術(shù)，幫助設(shè)計人員在Altera Stratix® II GX FPGA中估算信號完整性設(shè)置。Mentor Graphics公司是首家在工具流中集成了PELE的EDA合作伙伴。PELE最初只適用于Altera的內(nèi)部信號完整性專家系統(tǒng)，與Mentor Graphics® HyperLynx工具結(jié)合后，高速設(shè)計人員采用該技術(shù)在幾個小時內(nèi)便可以完成系統(tǒng)仿真，并預(yù)測系統(tǒng)性能；而采用別的方式在實驗室測試臺上驗證性能則需要花費幾個月的時間。

　　Altera亞太區(qū)市場總監(jiān)梁樂觀先生表示：“在我們EDA合作伙伴設(shè)計工具中集成PELE，是加速客戶多吉比特收發(fā)器設(shè)計并幫助其將產(chǎn)品迅速推向市場的關(guān)鍵步驟。Altera致力于提供工具來幫助客戶以最高效的方法開發(fā)下一代系統(tǒng)。”

　　工作原理

　　通過完整的Stratix II GX多吉比特收發(fā)器MATLAB模型，PELE技術(shù)利用從用戶串行通道中獨立提取或者測量到的頻域特征參數(shù)來為每一通道搜索信號完整性最佳設(shè)置。Stratix II GX FPGA集成了工作在6  
00Mbps至6.375Gbps的20個低功耗收發(fā)器，這種方法降低了確定其最佳信號完整性設(shè)置時的估算誤差。

　　HyperLynx設(shè)計工具使客戶能夠從電路板和背板電路中提取高速互聯(lián)的頻域S特征參數(shù)，例如Molex公司新的I-Trac背板系統(tǒng)等。將Altera PELE技術(shù)嵌入到Mentor設(shè)計流程中這種方式可以確保文件的兼容性。PELE直接將HyperLynx或者客戶測量數(shù)據(jù)導(dǎo)入到頻域S參數(shù)文件中，直接配置Mentor的ELDO模擬仿真器，切實提高了效能，降低了設(shè)計風(fēng)險。然后，用戶利用Stratix II GX ELDO模型輸出，在很短的時間內(nèi)便可以從數(shù)千億比特中預(yù)測誤碼率(BER)以及眼圖張開程度。