Cadence推出了Cadence Low-Power Solution，這是用于低功耗芯片的邏輯設(shè)計、驗證和實現(xiàn)的業(yè)界第一套完全集成的、標準化的流程。Cadence Low-Power Solution將領(lǐng)先的設(shè)計、驗證和實現(xiàn)技術(shù)與Si2 Common Power Format （CPF）相集成，為IC工程師提供端到端的低功耗設(shè)計方案。CPF是在設(shè)計過程初期詳細定義節(jié)約功耗技術(shù)的標準化格式。通過在整個設(shè)計過程中保存低功耗設(shè)計意圖，該解決方案避免了費力的人工操作，大大降低了與功耗相關(guān)的芯片故障，并在設(shè)計過程初期提供功耗的可預測性。 


　　隨著節(jié)能器件需求的增加，低功耗設(shè)計技術(shù)正在成為主流。例如，便攜應用設(shè)備需要較長的電池使用時間，這就使得合適的功耗節(jié)約成為必然。高度集成、高性能的90納米以下芯片對熱量管理提出了挑戰(zhàn)，而這就要求整個芯片的功率優(yōu)化。而大型終端產(chǎn)品應用如服務器群組的所有層面都需要功率優(yōu)化，以降低整體能量消耗。此外，與封裝相關(guān)的成本考慮也推動著設(shè)計師采用低功耗設(shè)計。 

　　為了滿足這些不同的需求，設(shè)計師正越來越多地采用高級低功耗設(shè)計方式，例如電源關(guān)斷（PSO）、多供應電壓（MSV）以及狀態(tài)保留功率閘（SRPG）。然而這些技術(shù)的EDA支持是支離破碎的，不同的工具需要不同的方式來表示低功耗意圖。結(jié)果，設(shè)計師不得不通過一系列的特殊手段定義低功耗功能，例如在同一個設(shè)計中多次人工地輸入功耗數(shù)據(jù)。這個過程不僅枯燥而且很容易出錯，更重要的是，它使得設(shè)計的可預測性和驗證變得極其困難。 

　　全新的Cadence Low-Power Solution通過在CPF規(guī)范中建立一個設(shè)計功耗意圖的單一的表示法解決了這一困難，促進了IP復用和RTL輕便性。這種表現(xiàn)法跨越了邏輯設(shè)計師、驗證工程師和實現(xiàn)工程師所使用的Cadence Logic Design Team Solution和Digital Implementation解決方案，包括計劃和以指標為驅(qū)動的流程管理、仿真、邏輯綜合、等效驗證、測試、布局、布線和電壓降分布分析。它能夠讓由多類型專家構(gòu)成的整個項目團隊以包含了低功耗意圖的共同的設(shè)計角度開始工作。它還大幅提高了設(shè)計可預測性，并將芯片故障的風險降到最低。 

　　Common Power Format與Power Forward Initiative 

　　新的Cadence Low-Power Solution的一個重要促進因素是Common Power Format (CPF)的集成。CPF提供了一個標準的詞典，從設(shè)計到驗證和實現(xiàn)均可標識，保證了整個流程的一致性。 

　　CPF 1.0 已經(jīng)經(jīng)過了Power Forward Initiative（PFI）顧問們的全面審核，他們是代表電子產(chǎn)業(yè)各細分市場的領(lǐng)導廠商，包括半導體、代工廠、半導體設(shè)備、系統(tǒng)和電子設(shè)計自動化公司。PFI顧問提供了超過500項建議，這些都已經(jīng)加入到CPF 1.0中，他們于2006年末捐獻給Si2 Low Power Coalition（LPC）。將來LPC將負責CPF的推進。LPC已經(jīng)審核了CPF 1.0，按照Si2標準化進程，已將CPF暫時批準為Si2規(guī)格。 

　　供應情況 

　　作為Cadence Torino項目的一個里程碑，Cadence Low-Power 解決方案目前已經(jīng)上市，并且預定將于年內(nèi)加入支持Cadence新技術(shù)的有功耗意識的流程。其它Torino的產(chǎn)品將于2007年內(nèi)陸續(xù)公布。