2、Verilog HDL代碼編寫(xiě)風(fēng)格

　　HDL代碼編寫(xiě)應(yīng)該具有很好的易讀性和可重用性，而自頂向下的分割方法可以幫助我們達(dá)到最佳的結(jié)果。HDL代碼在達(dá)到功能的情況下要盡可能的簡(jiǎn)潔，盡量避免使用帶有特殊庫(kù)單元的實(shí)例，因?yàn)檫@樣會(huì)使得整個(gè)進(jìn)程變得不可靠。

　　在本設(shè)計(jì)中，我們將設(shè)計(jì)劃分成一個(gè)頂級(jí)文件和三個(gè)次級(jí)文件，并且調(diào)用了QuartusII中的MegaFunction功能輔助完成整個(gè)設(shè)計(jì)。

圖3顯示FIR濾波器的頂級(jí)方塊圖

表1：FIR濾波器的設(shè)計(jì)范例的端口列表

3、驗(yàn)證仿真

　 完全可綜合設(shè)計(jì)的一個(gè)優(yōu)點(diǎn)就是同樣的HDL代碼能夠用于驗(yàn)證和綜合。在使用HDL代碼之前必須要驗(yàn)證設(shè)計(jì)的功能，最好且最簡(jiǎn)單的方法就是利用驗(yàn)證工具，其次是利用仿真工具作有目的的仿真。

　　QuartusII內(nèi)部帶有仿真器，只要通過(guò)建立正確的Vector Waveform File（向量波形文件）就可以開(kāi)始仿真了。圖4所示為QuartusII內(nèi)部仿真器得到的8階FIR的脈沖響應(yīng)波形。

　　五、結(jié)論

　　利用Verilog HDL設(shè)計(jì)數(shù)字濾波器的最大優(yōu)點(diǎn)就是可使設(shè)計(jì)更加靈活。比較硬件電路圖設(shè)計(jì)，Verilog HDL語(yǔ)言設(shè)計(jì)的參數(shù)可以很容易在Verilog程序中更改，通過(guò)綜合工具的簡(jiǎn)化和綜合即可以得到電路圖，其效率要高出利用卡諾圖進(jìn)行人工設(shè)計(jì)許多。而且編譯過(guò)程也非常簡(jiǎn)單高效。優(yōu)秀編碼風(fēng)格能夠在綜合過(guò)程中節(jié)省芯片使用的單元，從而降低設(shè)計(jì)成本。

　　參考文獻(xiàn)：

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　　[2]. Altera Corporation. Introduction to QuartusII. 2003

　　[3]. Michael D. Ciletti. Advanced Digital Design with Verilog HDL. Prentice Hall, NJ.2005.

　　[4].彭保等.基于VerilogHDL的FPGA設(shè)計(jì). 微計(jì)算機(jī)信息, 2004年第20卷第10期