行譯碼器結構與列譯碼器基本相同，但沒有電源節(jié)點。使用TG邏輯譯碼器的另一巨大好處是可以減少晶體管的數(shù)量。在靜態(tài)邏輯，參考文獻[9]的譯碼器由84 只晶體管組成，但用TG結構組成的行和列譯碼器有30只晶體管，并且總數(shù)是60。這意味著芯片面積可能也被減少。較少的晶體管級數(shù)也幫助減少延時。另一方面，使用TG結構的邏輯門最大級數(shù)可減少到2級；不使用傳輸門結構的全CMOS結構的最高門級數(shù)是3，以上充分說明使用TG結構更有利減少延時和改進工作頻率。表1給出相關的參量對比。

　　2．3 工作原理

　　用行列譯碼器進行譯碼，單位電流源是導通還是截止，共有三種情況。第一種是所在行和下一行都是“1”，在這種情況下，無論列控制信號是否為“1”，該電流源均被選中。也就是說，對應的電流源開關狀態(tài)為接通狀態(tài)。第二種情況是所在的行控制信號為“1”，但是下一行的控制信號為“0”，這時，電流源是否被選中，要根據(jù)列控制信號來決定。如果列控制信號為“1”，則該電流源被選中；如果列控制信號為“0”，則該電流源不被選中，處于截止狀態(tài)。第三種情況是所在行和下一行的控制信號均為“0”，那么不管其所在列的控制信號為多少，此電流源不會被選中，處于截止狀態(tài)。TG構成的開關電路如圖4所示。

　　3 電流源電路及減少毛刺電路

　　電流源電路是DAC的重要部分，同時為了減小毛刺反應，下面將介紹減少毛刺的電路。

　　3．1 電流單元

　　一般常用的設計均采用減少電路噪聲和降低電流源的復雜結構。例如，差分電路、偏置電路、參考電流等需要很多數(shù)量的晶體管。在這個設計中，使用一個簡單的電流單元結構，并且電流源采用由二只晶體管組成的電流源單元。與其他芯片相比，電路的面積可以大大減小，如圖5所示。

　　根據(jù)圖6所示梯度誤差與對稱誤差的對比，在單位電流源矩陣中采用層次式對稱開關序列的布局，很好地減少了誤差。

　　3．2 減少毛刺的電路

　　在基本的電流源單元，輸出信號將是比較穩(wěn)定的。在這個設計中電流源由開關電路輸出信號控制，但輸出信號不是足夠的準確。因此，為了補償這個缺點，同時改進電路的SNR，需要使用減少毛刺電路，如圖7所示。

　　4 實驗結果

　　該文設計的DAC基于O．25 μm CMOS技術，8位高速DAC適用于高清晰視頻使用，并且使用TG晶體管和電路級數(shù)的數(shù)量可以明顯減少，同時使用TG結構也可使電路延遲時間有效地減少，且毛刺也被大大減少。結果顯示：這個設計可以達到1．5 GHz采樣率和21 mW低功耗。

　　具體參數(shù)指標如表2所示。

　　5 結 語

　　本文提出基于新型傳輸門(TG)結構組成的電流源單元矩陣、譯碼邏輯電路和一種適用于高清晰視頻使用的高速8位CMOS電流舵數(shù)／模轉(zhuǎn)換器(CS- DAC)。應用電流源單元矩陣結構和傳輸門結構的譯碼電路能有效減少毛刺等干擾信號；采用TG結構設計的電路，可使晶體管數(shù)量和電路的延時顯著減少；基于 0．25μmCMOS技術的DAC電路設計，功耗僅為21 mW，采樣率達到1．5 GHz。仿真結果表明，電路的積分線性誤差(INL)范圍為-2～+2 LSB，微分線性誤差(DNL)為-1～+4 LSB。