錄像：組合邏輯電路的應(yīng)用（40分鐘）
6.6.1 加法器
一、半加器
1．只考慮兩個(gè)一位二進(jìn)制數(shù)的相加，而不考慮來自低位進(jìn)位數(shù)的運(yùn)算電路，稱為半加器。
如在第i位的兩個(gè)加數(shù)Ai和Bi相加，它除產(chǎn)生本位和數(shù)Si之外，還有一個(gè)向高位的進(jìn)位數(shù) 。因此，
輸入信號(hào)：加數(shù)Ai，被加數(shù)Bi
輸出信號(hào)：本位和Si，向高位的進(jìn)位Ci
2．真值表
根據(jù)二進(jìn)制加法原則（逢二進(jìn)一），得以下真值表。

4．邏輯電路：由一個(gè)異或門和一個(gè)與門組成。
如圖6.6.1（a）所示。
5．邏輯符號(hào)

二、全加器

1．不僅考慮兩個(gè)一位二進(jìn)制數(shù)相加，而且還考慮來自低位進(jìn)位數(shù)相加的運(yùn)算電路，稱為全加器。
如在第i位二進(jìn)制數(shù)相加時(shí)，被加數(shù)、加數(shù)和來自低位的進(jìn)位數(shù)分別為Ai 、Bi 、Ci-1 ，輸出本位和及向相鄰高位的進(jìn)位數(shù)為Si、Ci。因此，
輸入信號(hào)：加數(shù)Ai 、被加數(shù)Bi 、來自低位的進(jìn)位Ci-1
輸出信號(hào)：本位和Si，向高位的進(jìn)位Ci
2．真值表

3．Si和Ci的卡諾圖，如圖6.6.2所示。

4．邏輯函數(shù)表達(dá)式

5．邏輯圖，如圖6.6.3（a）所示。

6．邏輯符號(hào)

三、多位加法器

1．含義：實(shí)現(xiàn)多位加法運(yùn)算的電路，稱為加法器。
2．進(jìn)位方法：
⑴ 串行進(jìn)位
圖6.6.4所示為由4個(gè)全加器組成的4位串行進(jìn)位的加法器。
低位全加器輸出的進(jìn)位信號(hào)依次加到相鄰高位全加器的進(jìn)位輸入端CI。最低位的進(jìn)位輸入端CI接地。
顯然，每一位的相加結(jié)果必須等到低一位的進(jìn)位信號(hào)產(chǎn)生后才能建立起來。
主要缺點(diǎn)：運(yùn)算速度比較慢。
優(yōu)點(diǎn)：電路比較簡(jiǎn)單。
⑵ 超前進(jìn)位加法器
主要優(yōu)點(diǎn)：運(yùn)算速度較高。

6.6.2 數(shù)值比較器

用于比較兩個(gè)數(shù)大小或相等的電路，稱為數(shù)值比較器。

一、1位數(shù)值比較器
1．?dāng)?shù)值比較的含義
一位二進(jìn)制數(shù)A和B進(jìn)行比較的電路。比較結(jié)果有三種情況。

二、多位數(shù)值比較器
多位二進(jìn)制數(shù)如何比較大小？
如兩個(gè)4位二進(jìn)制數(shù)A＝A3A2A1A0 和B＝B3B2B1B0 進(jìn)行比較時(shí)，則需從高位到低位逐位進(jìn)行比較。
只有在高位相等時(shí)，才能進(jìn)行低位的比較。當(dāng)比較到某一位數(shù)值不等時(shí)，其結(jié)果便為兩個(gè)4位數(shù)的比較結(jié)果。

MSI器件：CMOS 4位數(shù)值比較器CC14585
MSI器件如何查手冊(cè)了解其功能并應(yīng)用？
1．邏輯圖（教材中圖6.6.5所示，了解，不需記憶）

3．使用方法
（1）只比較兩個(gè)4位二進(jìn)制數(shù)時(shí)
用一片CC14585即可，將擴(kuò)展端I(AB) 接低電平，I(A>B)和I(A=B) 接高電平。
（2）當(dāng)比較兩個(gè)4位以上8位以下的二進(jìn)制數(shù)時(shí)
需兩片CC14585，要用擴(kuò)展端。
應(yīng)先比較兩個(gè)高4位的二進(jìn)制數(shù)，在高位數(shù)相等時(shí)，才能比較低4位數(shù)。只有在兩個(gè)4位二進(jìn)制數(shù)相等時(shí)，輸出才由I(AB) 、I(A>B)、I(A=B)決定。
圖6.6.6所示為用兩片CC14585組成的8位數(shù)值比較器。
將低位片的I(AB)接低電平0，I(A>B)和I(A=B)接高電平1。
將低位片的CC14585（1）的輸出比較結(jié)果I(AB)和I(A=B)與高位片CC14585（2）的擴(kuò)展端I(AB)和I(A=B)相連。