DS2433設計轉變?yōu)镈S24B33 4Kb 1-Wire EEPROM
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引言
DS24B33是DS2433的替代產(chǎn)品，采用更新的半導體技術。總的來說，DS24B33與DS2433引腳兼容，可直接代替DS2433；兩個器件均具有1-Wire接口和4Kb EEPROM，EEPROM劃分為16頁，每頁32字節(jié)。然而，新一代半導體技術使得器件在性能、特性以及工作條件等方面出現(xiàn)一些不可避免的變化。性能、特性變化不一定會對使用DS24B33的現(xiàn)有設計造成不利影響。本文詳細討論了這些變化的影響，幫助設計者評估這些變化是否對現(xiàn)有設計造成障礙。本文分析了參數(shù)變化，并給出了修改現(xiàn)有設計的建議。
性能和特性變化
- 讀操作低電平持續(xù)時間
說明：該參數(shù)規(guī)定了主控器件在一個讀時隙開始時必須將1-Wire拉低的持續(xù)時間。該持續(xù)時間必須足夠長，直到1-Wire從器件以邏輯0響應總線，將總線拉低。
摘自DS2433數(shù)據(jù)資料SYMBOL CONDITIONS MIN TYP MAX UNITS NOTES tLOWR Standard speed 1 15 μs 8 Overdrive speed 1 2 注8： 主控器件發(fā)出的低電平脈沖持續(xù)時間至少為1μs ，最大值應盡可能小，使上拉電阻能夠在1-Wire器件采樣之前(寫1時間)或在主控器件采樣之前(讀1時間)接管總線。
摘自DS24B33數(shù)據(jù)資料SYMBOL CONDITIONS MIN TYP MAX UNITS NOTES tRL Standard speed 5 15-δ μs 2, 17 Overdrive speed 1 2-δ 注2： 系統(tǒng)要求。 注17： δ表示上拉電路將IO電壓從VIL上拉至總線主控制器輸入高電平門限所需要的時間。主控制器將總線拉低的實際最大持續(xù)時間為tRLMAX+ tF。
影響：標準速度下，為改進網(wǎng)絡性能在1-Wire前端增加了低通濾波，這也增大了響應時間，但不影響最大指標限值。為保證數(shù)學計算正確，引入了“δ”代表上限，與實際應用的上升時間有關。注意，網(wǎng)絡性能的改進也影響了“寫1”時低電平持續(xù)時間(分別為tLOW1和tW1L)的最小值，DS24B33的最小值為5μs，DS2433為1μs。通常情況下，主控制器以“寫1”時隙相同的方式產(chǎn)生讀數(shù)據(jù)時隙。因此，更新固件滿足DS24B33的tRL要求即為以正確方式更新“寫1”時隙的定時。
措施：驗證1-Wire主控滿足DS24B33要求。如果不滿足下限，主控器件可能在從器件拉低總線之前停止拉低總線，從而在1-Wire信號線上產(chǎn)生尖峰脈沖。在多個從器件的網(wǎng)絡中，尖峰脈沖會導致其它從器件失去與主控器件的同步。如果是單點網(wǎng)絡，這種潛在的尖峰脈沖不太可能影響通信。 - 恢復時間
說明：該參數(shù)規(guī)定1-Wire從器件恢復其寄生電源并準備好下一操作(時隙或復位/在線檢測過程)時隙之間的最小空閑時間(高電平時間)。持續(xù)時間必須足以補充前一操作消耗的能量，并為下一操作積累能量。由于復位/在線檢測過程大于一個時隙，寄生電源必須充滿電，以便器件產(chǎn)生滿足定時指標的應答脈沖。恢復時間會影響有效的1-Wire數(shù)據(jù)速率，數(shù)據(jù)速率為1/tSLOT。注意，DS2433數(shù)據(jù)資料的時隙定義不包括恢復時間。
摘自DS2433數(shù)據(jù)資料
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