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            基于壓控振蕩器(VCO)的高性能鎖相環(huán)(PLL)設

            作者: 時間:2012-02-19 來源:網絡 收藏
            IGHT: 0px; PADDING-LEFT: 0px; FONT-SIZE: 14px; PADDING-BOTTOM: 0px; MARGIN: 0px 0px 20px; COLOR: rgb(0,0,0); TEXT-INDENT: 2em; LINE-HEIGHT: 24px; PADDING-TOP: 0px">開始設計時,最好利用支持有源濾波器拓撲結構的ADIsimPLLTM工具進行仿真。圖3所示為兩種推薦的濾波器類型;ADIsimPLL還支持其它配置。

            PLL選擇ADF4150,它具有整數和小數兩種工作模式,提供2/4/8/16/32幾種輸出分頻器選項,可覆蓋從2 GHz至31.25 MHz的連續(xù)頻率。ADF4150與圖2所示的ADF4350相似,但前者允許選擇外部VCO,適合需要滿足更嚴苛相位噪聲要求的應用。在仿真過程中,PLL環(huán)路濾波器設置為20 kHz,以期減小運算放大器的噪聲貢獻,同時使PLL鎖定時間小于2 ms。

            圖4所示為采用以下器件的仿真系統(tǒng)與測量系統(tǒng)噪聲(dBc)與頻率偏移關系曲線:ADF4150 PLL、UMS VCO和基于AD8661的濾波器。兩條曲線均顯示,由于有源環(huán)路濾波器增加的噪聲,約20 kHz時出現(xiàn)峰值噪聲–90 dBc,不過仍然實現(xiàn)了1 MHz偏移時–142 dBc/Hz的目標。若要降低帶內噪聲,可以使用OP184或OP27等噪聲更低的運算放大器,但雜散會提高;或者將PLL環(huán)路帶寬降至20 kHz以下。

            圖4. ADIsimPLL仿真性能與測量性能對比:AD8661用作PLL有源濾波器中的運算放大器

            圖5顯示,使用OP27時性能約改善6 dB。這種情況下,因為環(huán)路帶寬相對較窄,所以雜散并未顯著增加。進一步降低帶寬可以改善100 kHz以下偏移的相位噪聲,但PLL鎖定時間會延長。所有這些權衡考慮均可以在進入實驗室設計之前,利用ADIsimPLL模擬進行測試。

            圖5. 有源環(huán)路濾波器中使用AD8661與使用OP27的PLL測量性能對比

            爆炸新聞:高壓PLL
            以上討論都圍繞利用有源濾波器實現(xiàn)低壓PLL器件與高壓VCO接口而展開。不過,高壓PLL已經出現(xiàn),因而使用有源濾波器的必要性大大降低。例如ADF4113HV PLL,它集成高壓電荷泵,歸一化相位本底噪聲為–212 dBc/Hz。對于該器件,PLL電荷泵輸出可以高達15 V,因此VCO之前可以使用更為簡單的無源濾波器。歡迎轉載,本文來自電子發(fā)燒友網(http://www.elecfans.com)

            該高壓PLL系列產品將會不斷擴充,不久將會出現(xiàn)最大電壓為30 V的器件,以及具有高壓電荷泵的小數N分頻PLL。有關產品更新和新產品信息,請訪問PLL網站。

            集成VCO的寬帶寬PLL
            另外可以用完全集成的高性能PLL,例如圖2所示的ADF4350等,代替有源濾波器與高壓VCO組合。這種情況下,VCO集成在芯片內。采用多頻段VCO方法可以避免上述權衡考慮寬調諧范圍與低相位噪聲的問題。ADF4350片內集成三個獨立的VCO,每個VCO均有16個重疊子頻段,因而共有48個子頻段。每次更新頻率時,就會啟動自動校準程序,以選擇合適的VCO子頻段。

            這真正體現(xiàn)出從分立式VCO設計轉向硅解決方案的優(yōu)勢:在極小的面積上實現(xiàn)非常高的集成度,從而使設計更加靈活。例如,ADF4350同時集成了可編程輸出分頻器級,可以覆蓋從137.5 MHz至4.4 GHz的頻率,這對于希望多種頻率和標準均采用同一設計的無線電設計師極具吸引力。

            ADF4350采用5 mm2 LFCSP封裝,而標準VCO封裝為12.7 mm2。同時性能水平也接近分立設計;相位噪聲在100 kHz偏移時為–114 dBc/Hz,在1 MHz偏移時為–134 dBc/Hz。(返回圖2)

            基于壓控振蕩器(VCO)的高性能鎖相環(huán)(PLL)設

            圖6. ADF4350 VCO中48個不同頻段的電壓與頻率關系圖

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