時(shí)序驅(qū)動(dòng)打包與布局是物理綜合實(shí)現(xiàn)流程的核心。當(dāng)您采用這個(gè)選項(xiàng) (map -timing)，布局布線的布局階段將在 Map 中完成，允許在初始結(jié)果未達(dá)最優(yōu)時(shí)對(duì)打包決策進(jìn)行重新審查。時(shí)序驅(qū)動(dòng)打包迭代流程替換了無關(guān)邏輯打包(unrelated logic packing)。

　　賽靈思物理綜合與優(yōu)化中包含不同級(jí)別的優(yōu)化。第一級(jí)優(yōu)化是在 ISE 6.1i 軟件中引入的，從進(jìn)行邏輯變換開始，其中包括扇出控制、邏輯復(fù)制、擁塞控制，以及改進(jìn)的延遲估計(jì)。這些例程使設(shè)計(jì)實(shí)現(xiàn)了更高效的打包和布局，達(dá)到了更快的時(shí)鐘頻率和更高密度的邏輯利用率。

　　下一級(jí)增加了邏輯與寄存器優(yōu)化;Map 可重新安排單元以改進(jìn)關(guān)鍵路徑延遲。這些變換為滿足設(shè)計(jì)時(shí)序要求提供了極大的靈活性。使用了大量不同技術(shù)(包括內(nèi)部引腳交換、基本單元切換，以及邏輯重組)將物理單元轉(zhuǎn)換成邏輯上等效的不同結(jié)構(gòu)，以滿足設(shè)計(jì)要求。

　　ISE 8.1i 軟件引入了另外一級(jí)物理綜合：組合邏輯優(yōu)化。該 -logic_opt 開關(guān)將開啟一個(gè)流程，對(duì)設(shè)計(jì)中的所有組合邏輯進(jìn)行檢查。給定布局和時(shí)序信息，您可以對(duì)優(yōu)化 LUT 結(jié)構(gòu)做出更可靠的決策，以改進(jìn)總體設(shè)計(jì)。

物理綜合與優(yōu)化示例

　　邏輯復(fù)制：如果一個(gè) LUT 或觸發(fā)器驅(qū)動(dòng)多個(gè)負(fù)載，而這些負(fù)載中有一個(gè)或多個(gè)負(fù)載的放置位置離驅(qū)動(dòng)源的距離太遠(yuǎn)因而無法滿足時(shí)序要求時(shí)，可以復(fù)制該 LUT 或觸發(fā)器并放置在靠近該組負(fù)載的地方，從而減小布線延遲(圖 1)。

　　邏輯重組：如果關(guān)鍵路徑跨越多個(gè)切片中的多個(gè) LUT，可利用較少的切片對(duì)該邏輯進(jìn)行重新組織，采用時(shí)序上更高效的 LUT 與多路轉(zhuǎn)換器組合來降低該路徑所需的布線資源(圖 2)。

　　基本單元切換：如果一個(gè)功能使用 LUT 和多路轉(zhuǎn)換器構(gòu)成，物理綜合與優(yōu)化可對(duì)該功能進(jìn)行重新安排，將最快的路徑(一般通過多路轉(zhuǎn)換器選擇引腳)分配給最關(guān)鍵的信號(hào)(圖 3)。