4．2 峰值檢波電路

　　峰值檢波電路由二極管電路和電壓跟隨器組成。其工作原理：當(dāng)輸入電壓正半周通過時，檢波管 VU2導(dǎo)通，對電容C1、C2充電，直到到達峰值。三極管的基極由FPGA控制，產(chǎn)生1Oμs的高電平使電容放電，以減少前一頻率測量對后一頻率測量的影響，提高幅值測量精度。其中Vu1為常導(dǎo)通，以補償VU2上造成的壓降。適當(dāng)選擇電容值，使得電容放電速度大于充電速度，這樣電容兩端的電壓可保持在最大電壓處，從而實現(xiàn)峰值檢波。

　　該電路能夠檢測寬范圍信號頻率，較低的被測信號頻率，檢波紋波較大，但通過增加小電容和大電容并聯(lián)構(gòu)成的電容池可濾除紋波。而后級隔離，則增加由OPA277構(gòu)成的射極跟隨器，如圖3所示。

　　5 系統(tǒng)軟件設(shè)計

　　5．1 程序部分設(shè)計

　　系統(tǒng)軟件設(shè)計遵循結(jié)構(gòu)化和層次化原則，由一個主程序及若干子程序構(gòu)成。主程序通過調(diào)用子程序控制子程序間的時序，從而使整個程序正常運行。系統(tǒng)軟件設(shè)計部分由單片機和FPGA組成。單片機主要完成讀取鍵值、控制增益和顯示功能。而FPGA則作為總線控制器，管理鍵盤、液晶和A／D轉(zhuǎn)換器與單片機之間的數(shù)據(jù)交換。以O(shè)uartus II 7．2為設(shè)計環(huán)境，用Verilog HDL硬件描述語言編程，完成各功能模塊的設(shè)計，并仿真測試設(shè)計好的各個模塊，再將各個模塊相互連接。程序以按鍵中斷為主線，以各項功能為分支，圖4為程序流程。

　　5．2 FPGA部分設(shè)計

　　FPGA主要完成A／D、D／A轉(zhuǎn)換器的串并轉(zhuǎn)換。采用12位D／A轉(zhuǎn)換器TLV5618，該器件是串行接口，大大節(jié)約系統(tǒng)端口資源，但MCU的P0、 P2端口是并行口，與串行器件的時序匹配較復(fù)雜，用靜態(tài)口P1端口模擬串行口時序又會占用MCU很多處理時間，影響系統(tǒng)效率。

　　為使MCU對串行器件操作簡單，把串行時序在FPGA中用狀態(tài)機描述，同時該控制狀態(tài)機又對MCU提供P0口、CS、WR的微機標(biāo)準(zhǔn)時序接口形式，這樣MCU只需選中相應(yīng)地址，就可寫入所要得到的電壓數(shù)據(jù)，狀態(tài)機會完成串并轉(zhuǎn)換。

　　以串行接口時序?qū)?shù)據(jù)寫入器件并鎖存，與寫IO端口操