用抖動等于8ps的采樣時鐘數(shù)字化70MHz的模擬信號，可以得到接近49dB SNR的有限抖動，相當于將10位ADC的性能降低到了約8位。時鐘抖動必須小于2ps才能取得等效于10位ADC的SNR。還有許多影響SNR的二階因素，但上述等式是非常好的一階接近函數(shù)。差分時鐘常用來減小抖動。

　　電源輸入

　　大多數(shù)ADC有分離的電源輸入，一個用于模擬電路，一個用于數(shù)字電路。推薦在盡量靠近ADC的位置使用足夠多的去耦電容。盡量減少PCB的過孔數(shù)量，并減小從ADC電源引腳到去耦電容的走線長度，從而使ADC和電容之間的電感為最小。就像參考電壓去耦一樣，電路板設計師為了節(jié)省電路板面積有時會把去耦電容放在芯片下方PCB板的背面，基于同樣的理由，這種情況也應避免。ADC數(shù)據(jù)手冊一般會提供推薦的去耦方案。為了達到特定的性能，電源和地經(jīng)常會采用專門的PCB層實現(xiàn)。

　　數(shù)字輸出

　　ADC開關(guān)數(shù)字信號輸出會產(chǎn)生瞬時噪聲，并向后耦合到ADC中敏感的模擬電路部分，從而引發(fā)故障?？s短輸出走線長度以減小ADC驅(qū)動的電容負載有助于減小這一影響，在ADC輸出端放置串行電阻也可以降低輸出電流尖峰。ADC數(shù)據(jù)手冊通常對此也有一些設計建議。

　　以上我們介紹了什么是ADC,ADC的技術(shù)參數(shù)指標及誤區(qū)，并為大家詳述了如何提高ADC性能的一些建議。下面我們將繼續(xù)介紹ADC的一些具體設計中的問題，ADC輸入噪聲利弊分析、ADC輸入轉(zhuǎn)換器電路分析、ADC輸入阻抗信號鏈設計等知識。詳述了ADC的設計挑戰(zhàn)，如何從高性能轉(zhuǎn)向低功耗，也對ADC的不同類型數(shù)字輸出進行了深解。

　　ADC輸入噪聲利弊分析

　　多數(shù)情況下，輸入噪聲越低越好，但在某些情況下，輸入噪聲實際上有助于實現(xiàn)更高的分辨率。這似乎毫無道理，不過繼續(xù)閱讀本指南，就會明白為什么有些噪聲是好的噪聲。

　　折合到輸入端噪聲(代碼躍遷噪聲)

　　實際的ADC在許多方面與理想的ADC有偏差。折合到輸入端的噪聲肯定不是理想情況下會出現(xiàn)的，它對ADC整體傳遞函數(shù)的影響如圖1所示。隨著模擬輸入電壓提高，"理想"ADC(如圖1A所示)保持恒定的輸出代碼，直至達到躍遷區(qū)，此時輸出代碼即刻跳變?yōu)橄乱粋€值，并且保持該值，直至達到下一個躍遷區(qū)。理論上，理想ADC的"代碼躍遷"噪聲為0,躍遷區(qū)寬度也等于0.實際的ADC具有一定量的代碼躍遷噪聲，因此躍遷區(qū)寬度取決于折合到輸入端噪聲的量(如圖1B所示)。圖1B顯示的情況是代碼躍遷噪聲的寬度約為1個LSB(最低有效位)峰峰值。

　　圖1:代碼躍遷噪聲(折合到輸入端噪聲)及其對ADC傳遞函數(shù)的影響

　　由于電阻噪聲和"kT/C"噪聲，所有ADC內(nèi)部電路都會產(chǎn)生一定量的均方根(RMS)噪聲。即使是直流輸入信號，此噪聲也存在，它是代碼躍遷噪聲存在的原因。如今通常把代碼躍遷噪聲稱為"折合到輸入端噪聲",而不是直接使用"代碼躍遷噪聲"這一說法。折合到輸入端噪聲通常用ADC輸入為直流值時的若干輸出樣本的直方圖來表征。大多數(shù)高速或高分辨率ADC的輸出為一系列以直流輸入標稱值為中心的代碼(見圖2)。為了測量其值，ADC的輸入端接地或連接到一個深度去耦的電壓源，然后采集大量輸出樣本并將其表示為直方圖(有時也稱為"接地輸入"直方圖)。由于噪聲大致呈高斯分布，因此可以計算直方圖的標準差σ,它對應于有效輸入均方根噪聲。參考文獻1詳細說明了如何根據(jù)直方圖數(shù)據(jù)計算σ值。該均方根噪聲雖然可以表示為以ADC滿量程輸入范圍為基準的均方根電壓，但慣例是用LSB rms來表示。