實(shí)現(xiàn)與布線，根據(jù)所選芯片的型號(hào)，將綜合輸出的邏輯網(wǎng)表適配到具體的FPGA/CPLD上。實(shí)現(xiàn)過程中最主要的過程是布局布線（Place and Route）：布局將邏輯單元合理地適配到FPGA內(nèi)部的固有硬件結(jié)構(gòu)上；布線則根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用FPGA內(nèi)部的各種連線資源，合理正確地連接各個(gè)元件。時(shí)序仿真將布局布線的延時(shí)信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中進(jìn)行仿真。此時(shí)的仿真延時(shí)文件信息最全，包含門延時(shí)和布線延時(shí)，所以布線后仿真最準(zhǔn)確，能較好地反映芯片的實(shí)際工作情況。

　　以下是個(gè)人拙見：從以上分析，我們可以給文章剛開是提到的那九種仿真名詞中的一些畫等號(hào)了。

　　前仿真=功能仿真=行為級(jí)仿真=RTL級(jí)仿真

　　而后仿真又可以分為兩步，第一步是布線前 仿真，也就是綜合后仿真其目的主要是驗(yàn)證邏輯功能是否正確，綜合時(shí)序是不是正確；第二步是布線后 仿真，也就是后仿真=時(shí)序仿真=布局布線后仿真=門級(jí)仿真，這一級(jí)的仿真最接近于芯片，里面加入了線延遲，可見理解方法七的解釋。