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            EEPW首頁(yè) > 模擬技術(shù) > 設(shè)計(jì)應(yīng)用 > Ladon DSP/SOC開(kāi)發(fā)平臺(tái)

            Ladon DSP/SOC開(kāi)發(fā)平臺(tái)

            作者: 時(shí)間:2013-09-22 來(lái)源:網(wǎng)絡(luò) 收藏
            ENT: 0px; PADDING-TOP: 0px; WHITE-SPACE: normal; LETTER-SPACING: normal; BACKGROUND-COLOR: rgb(255,255,255); orphans: 2; widows: 2; webkit-text-size-adjust: auto; webkit-text-stroke-width: 0px">  ? 概述

               設(shè)計(jì)平臺(tái)采用了一片 ADI 公司的 TigerSHARC-TS201S 高端 芯片,作為 開(kāi)發(fā)板的主處理 ,進(jìn)行高吞吐量的定點(diǎn)和浮點(diǎn)運(yùn)算處理。

              ? 關(guān)鍵功能點(diǎn)

              ? DSP

              ? ADI ADSP-TS201SABP-060

              ? 600MHz 主頻

              ? 24Mb 內(nèi)嵌 DRAM

              ? 14 個(gè) DMA 通道

              ? 時(shí)鐘

              ? 100MHz

              ? 存儲(chǔ)器

              ? 32MB SDRAM ( 4M x 64bits )

              ? 4MB FLASH ( 512K x 8bits )

              ? Coprocessor 設(shè)計(jì)平臺(tái)

              ? 概述

              Coprocessor 設(shè)計(jì)平臺(tái)采用了一片 Xilinx 公司的 4VSX55 的 FPGA ,此款 FPGA 作為 Xilinx 公司的高端數(shù)字信號(hào)處理 FPGA ,內(nèi)嵌了多達(dá) 512 個(gè) 18-bit x 18-bit 的乘法器,最高可運(yùn)行在 500MHz ,進(jìn)行高吞吐量的定點(diǎn) DSP 運(yùn)算。使用其作為協(xié)處理器進(jìn)行定點(diǎn) DSP 運(yùn)算,大大減輕主 DSP 芯片的運(yùn)算負(fù)擔(dān)。

            ? 關(guān)鍵功能點(diǎn)

              ? FPGA

              ? XC4VSX55-FF1148 -10C

              ? 55296 個(gè) LUT

              ? 512 個(gè) 18-bit x 18-bit 乘法器



            關(guān)鍵詞: Ladon DSP SOC 開(kāi)發(fā)平臺(tái)

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