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            EEPW首頁(yè) > 模擬技術(shù) > 設(shè)計(jì)應(yīng)用 > 基于PCI接口的IP驗(yàn)證平臺(tái)

            基于PCI接口的IP驗(yàn)證平臺(tái)

            作者: 時(shí)間:2013-09-22 來(lái)源:網(wǎng)絡(luò) 收藏

            該IP核驗(yàn)證平臺(tái)采用ALTERA Cyclone系列FPGA,型號(hào)為EP1C12Q240C8,提供超過(guò)30萬(wàn)門(mén)系統(tǒng)資源和240k bit的內(nèi)部高速FIFO, 以及內(nèi)部?jī)蓚€(gè)高速PLL,可以合成10M到200M的系統(tǒng)核心時(shí)鐘, 還提供36對(duì)高速LVDS差分接口,大規(guī)模應(yīng)用經(jīng)過(guò)QUARTUS設(shè)計(jì)工具優(yōu)化后可以達(dá)到超過(guò)100MHz的系統(tǒng)工作頻率,滿(mǎn)足絕大多數(shù)用戶(hù)的應(yīng)用,性?xún)r(jià)比很高。

              IP核驗(yàn)證平臺(tái)采用6層板PCB設(shè)計(jì),使用獨(dú)立的外部時(shí)鐘同步芯片,可以為PCI及其它接口提供穩(wěn)定的零延遲時(shí)鐘系統(tǒng)電路,滿(mǎn)足PCI總線(xiàn)的時(shí)鐘要求,使驗(yàn)證平臺(tái)高速,穩(wěn)定,可靠的工作。

              

            S1500硬件驗(yàn)證板照片

              S1500硬件驗(yàn)證板照片

              以下為IP核驗(yàn)證平臺(tái)提供的IP核的詳細(xì)說(shuō)明:

              功能0 PCI 橋設(shè)備

              完全VHDL、VERILOG源代碼設(shè)計(jì)提供,無(wú)時(shí)間限制;

              支持PCI總線(xiàn)橋規(guī)范1.1協(xié)議;

              支持PCI總線(xiàn)規(guī)范2.3協(xié)議;

              即插即用,無(wú)需驅(qū)動(dòng),標(biāo)準(zhǔn)PCI橋功能;

              支持PCI配置方式0,配置方式1;

              支持PCI配置空間,IO空間,內(nèi)存空間訪(fǎng)問(wèn);

              支持PCI VGA設(shè)備和ISA橋功能;

              支持PCI中斷和4個(gè)BUSMASTER(DMA)設(shè)備;

              支持PCI 延遲傳送,RETRY重入功能;

              內(nèi)部PCI讀寫(xiě)FIFO各為512字節(jié),4個(gè)PCI讀寫(xiě)請(qǐng)求隊(duì)列;

              內(nèi)部集成旋轉(zhuǎn)優(yōu)先級(jí)仲裁結(jié)構(gòu),公平的PCI主設(shè)備優(yōu)先級(jí)設(shè)置;

              PCI突發(fā)方式,133M字節(jié)/秒數(shù)據(jù)峰值傳送;

              功能1,2 16C950高速串口IP核設(shè)計(jì)


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            關(guān)鍵詞: PCI接口 IP驗(yàn)證

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