高速多模式RS編碼的設(shè)計(jì)方案
多模式RS 編碼模塊,根據(jù)MODE 信號(hào)對(duì)于可配置的RS 模塊進(jìn)行實(shí)時(shí)的配置。圖2 為多模式RS 編碼在L-DACS1 中硬件實(shí)現(xiàn)結(jié)構(gòu)圖,表1 為多模式RS 編碼器模塊端口說明。
根據(jù)協(xié)議規(guī)定,L-DACS1發(fā)射機(jī)使用歸零卷積碼,所以需要將RS編碼器的輸出數(shù)據(jù)末尾進(jìn)行補(bǔ)零處理。因?yàn)榫矸e碼的約束長(zhǎng)度為6位,因此需要補(bǔ)6個(gè)零。
RS 編碼后的數(shù)據(jù)放入緩存器中然后輸出。根據(jù)MODE 信號(hào)對(duì)于計(jì)數(shù)器進(jìn)行選擇,計(jì)數(shù)器最大值時(shí),將BUFFER 使能端置為低電平,同時(shí)激活ROM,順序輸出6個(gè)0值符號(hào)。然后計(jì)數(shù)器置為0,將BUFFER使能端拉至高電平。
3 多模式RS 編碼器仿真
利用Verilog HDL 硬件描述語言對(duì)多模式RS 編碼器進(jìn)行仿真,對(duì)工程文件進(jìn)行綜合、布線和仿真,以RS(16,4,1)編碼為例進(jìn)行分析,其后仿真結(jié)果如圖3所示。、
圖3 中,MODE 是模式控制信號(hào),可根據(jù)該信號(hào)來選擇不同的RS編碼模式。data_in為模塊的輸入數(shù)據(jù),每次連續(xù)輸入112 b數(shù)據(jù);data_out為RS編碼后輸出數(shù)據(jù),每次連續(xù)輸出134 b;rdy 為數(shù)據(jù)輸出有效標(biāo)志位。
本次仿真RS(16,4,1)編碼,模式信號(hào)MODE為000.仿真其他模式RS編碼,改變MODE信號(hào)即可。
將仿真通過的工程文件使用ChipScope添加觀察信號(hào)采樣時(shí)鐘、觸發(fā)信號(hào)和待觀察信號(hào)后重新綜合、布局布線生成bit文件,下載到Xilinx公司的Virtex-5系列的XC5VLX110-F1153 型號(hào)的芯片后用ChipScope 進(jìn)行在線測(cè)試,采用主時(shí)鐘75 MHz,得到測(cè)試結(jié)果如圖4所示。
圖4中,en表示輸入使能信號(hào),data_in表示編碼之前的數(shù)據(jù),data_out表示RS編碼后輸出數(shù)據(jù),rdy表示輸出數(shù)據(jù)有效的信號(hào),輸入時(shí)鐘頻率為75 MHz,采樣時(shí)鐘頻率為150 MHz.通過對(duì)比圖3的仿真結(jié)果和圖4的在線測(cè)試結(jié)果,可以驗(yàn)證在高速的時(shí)鐘下設(shè)計(jì)的正確性。
4 結(jié)語
本文提出了一種基于L-DACS1系統(tǒng)中高速多模式RS 編碼的設(shè)計(jì)方案。本方案先闡述了L-DACS1系統(tǒng)中多模式RS編碼器的工作原理,利用FPGA設(shè)計(jì)實(shí)現(xiàn)了可以在高速多模式條件下正常工作的RS 編碼器。同時(shí)用Verilog HDL 硬件描述語言對(duì)此設(shè)計(jì)進(jìn)行了仿真驗(yàn)證,最后使用75 MHz的主時(shí)鐘頻率,在Xilinx 公司Virtex-5 系列XC5VLX110-F1153型號(hào)芯片下完成了硬件的調(diào)試,仿真及在線測(cè)試結(jié)果表明,達(dá)到了預(yù)期的設(shè)計(jì)要求,并用于實(shí)際項(xiàng)目中,以此證明該方案具有較強(qiáng)的實(shí)用性。
評(píng)論