摘要：本文提出了一種基于DSP＋FPGA的嵌入式便攜數字存儲示波表的設計方案，充分利用微控制器技術和ASIC技術實現了嵌入式實時處理，很好地達到了體積小、重量輕、功能強、可靠性高的要求。
關鍵字：便攜式數字存儲示波表，數字信號處理器，現場可編程門陣列，嵌入式設計

1. 引言
隨著大規(guī)模集成電路技術、信號分析與處理技術及嵌入式微處理器軟硬件技術的迅速發(fā)展，現代電子測量技術與儀器領域也在不斷探討新的儀器結構和新的測試理論及方法。集數字存儲示波器、數字萬用表、頻率計三者功能于一體的便攜式數字存儲示波表正代表了當代電子測量儀器發(fā)展的一種新趨勢。便攜式數字存儲示波表具有體積小、重量輕、成本低、不需交流供電、可靠性高、使用簡便等一系列特性，非常適合于使用在有電源、空間、運輸等條件限制的環(huán)境下。

便攜式數字存儲示波表集A/D技術、ASIC技術、DSP技術、LCD顯示技術于一體，具有極高的技術含量、很強的實用性和巨大的市場潛力。目前國外已有較成熟的產品，而國內在該領域的研究尚屬起步階段。本文所述方案采用嵌入式設計技術，成功地實現了對被測信號的實時處理與分析。

2. 便攜式數字存儲示波表的硬件設計思想
2．1 硬件系統結構設計

便攜式數字存儲示波表硬件上主要包括模擬通道、數據采樣、數據處理、顯示控制等模塊。圖1所示為一種傳統的以微控制器（DSP）為核心的示波表結構設計方案。該方案的缺點是：系統只能將DSP做為核心控制器件，造成DSP任務繁重、接口復雜。

為解決上述問題，本文采用了基于DSP＋FPGA結構的嵌入式設計方案，如圖2所示。其中FPGA主要集成了以下部件：

（1） 2K字節(jié)的FIFO及FIFO控制器：FIFO用來緩存高速ADC采集的信號數據。系統無有效觸發(fā)信號時FIFO工作在環(huán)形方式，


不斷寫入ADC送來的采樣數據；當觸發(fā)信號有效后，FIFO工作在桶形方式，FIFO控制器將根據DSP預先寫入的"預觸發(fā)/后觸發(fā)時間" 控制字設置FIFO讀指針位置，一旦FIFO寫"滿"后就停止寫入，并由FIFO控制器通知DSP取走這一屏的采樣數據；

（2） 2K字節(jié)的顯示緩存：用以緩存從DSP送來的LCD顯示數據，并等待LCD控制器取走送LCD顯示；

（3） 外圍控制器部分：

a. 測頻測周電路：接收模擬通道送來的整形后的測量信號，測得被測信號的頻率/周期值并等待DSP讀?。?BR>b. 采樣頻率控制電路：根據DSP寫入的控制字分別控制ADC采樣頻率及FIFO寫頻率，以最大限度地利用有限的FIFO空間實現寬頻采樣；
c. 觸發(fā)仲裁：確定是否抑制模擬通道送來的觸發(fā)信號；
d. 總線仲裁：對DSP產生的地址信號及控制信號進行譯碼以完成對外部設備的操作，并負責協調FIFO和顯示緩沖可能存在的讀/寫沖突；
e. LCD控制器：產生LCD顯示所需的各種時序信號，并負責從顯示緩存中讀取數據送LCD顯示屏；

可見，本設計將除模擬通道、ADC、DSP及LCD顯示屏之外的絕大部分功能部件都集成在FPGA內部。FPGA硬件在解析DSP預先寫入的少量控制字后即可自動完成數據采樣、信號頻率/周期測量以及波形顯示等底層控制功能，而DSP則被解放出來主要負責數據編碼、波形恢復及人機界面等上層數據的控制處理。

總之，為最大限度地充分發(fā)揮可編程ASIC芯片在嵌入系統設計中的作用，本設計使用FPGA分擔部分系統控制任務，使DSP能夠更好、更有效地發(fā)揮其數據處理的特長；同時，FPGA的使用使系統中分立功能部件大大減少，也有效地縮減了系統的體積和功耗，增加了系統的可靠性。

2．2 顯示緩存的設計
本系統中對LCD顯示緩存的設計是需要著重考慮的。為解決"DSP不斷寫（刷新）"和"LCD控制器不斷讀"的矛盾，通常系統中需要設置兩片獨立的RAM 芯片，并引入復雜的"PING－PANG"切換控制機制，以保證DSP寫操作和LCD讀操作總是針對不同的RAM芯片。而在本設計中，我們直接使用了 FPGA內部的雙口塊RAM資源，一方面FPGA內部的RAM控制電路實現對雙口RAM的異步讀/寫，保證顯示數據更新在時間上的連續(xù)性；另一方面，由 FPGA分別定義的不同寬度的讀/寫數據端口自動完成了數據寬度的轉換。

這里的一個實際問題是：FPGA內部雙口塊RAM容量是有限的。本設計采用的FPGA內部只有2KB容量的雙口塊RAM，而我們選用的320240的 LCD一整屏的顯示數據需要將近10KB（9,375B）單元來存放。一種解決的方法是：系統將一屏顯示數據分為5幀來處理，FPGA以定時中斷的方式向 DSP申請數據刷新，而每次中斷DSP將向顯示緩沖中寫入1/5屏的數據。實際證明，只要設計好時序關系，系統的工作是非常穩(wěn)定的。

3. 便攜式數字存儲示波表的軟件系統框架
3．1 軟件系統結構設計
為了提高系統的可維護性和可擴展性，本文示波表精心設計了一種模塊化的層次軟件體系架構，如圖3所示。


其中：

（1）硬件接口層：主要包括底層驅動程序（以函數形式提供），如硬件初始化代碼、DSP中斷服務代碼（FIFO送來的讀中斷及顯示數據刷新定時中斷）、基本顯示模式（點、線、字符、漢字、柵格等）代碼、DSP寫顯存代碼、DSP讀FIFO代碼以及DSP對其它端口的訪問代碼等等；

（2）內核層：根據當前測試需要調用不同功能模塊以協調完成測試任務；可調用的模塊包括通道控制模塊、采樣時鐘控制模塊、時基/幅基調整模塊、顯示數據處理模塊、波形數據處理模塊（包括插值子模塊、信號參數計算子模塊、頻譜分析子模塊等等）；

（3） 用戶界面層：包括鍵語分析及鍵值散轉模塊、菜單顯示模塊；
為提供良好的人機界面，并組織協調完成眾多的測量任務，本系統中軟件工作量比較大、軟件功能比較復雜。采用這樣的層次模塊結構后，只要各模塊（函數）接口定義得清晰明確并具有一定的通用性，就可以建立良好的軟件系統框架，使得軟件的更新和維護非常方便。

3．2 軟件流程設計


圖4所示為本示波表軟件工作流程，主要包括三部分：

（1） 初始化模塊：包括DSP片內寄存器初始化、DSP片外外圍器件初始化、示波表測試條件初始化、全局消息變量初始化及顯示緩沖初始化等。
（2）工作方式設定模塊：如需要，程序將根據用戶按鍵輸入狀態(tài)設置（Manual工作方式）或根據被測信號的變化自動調整（Auto工作方式）示波表當前工作方式DD包括通道控制、采樣時鐘控制、時基/幅基調整及對FPGA內控制字的更新等。
（3） 信號數據的處理及顯示模塊：讀入本次觸發(fā)后采集的波形數據（包括測頻測周數據），并對波形數據進行處理DD包括插值處理、頻譜分析、信號參數計算、顯示數據映射處理等。

4. 系統性能
本設計采用了Motorola公司的16位嵌入式DSP（56805）和Xilinx公司的FPGA（XC2S50）來實現，系統整合后已經驗證，達到以下指標：
（1） 模擬帶寬10MHz，單次帶寬5MHz；
（2） 最高取樣率40MS/s；
（3） 水平掃描時基50ns/div~10s/div，垂直掃描 幅基5mV/div~5V/div；
（4） 可測信號參數：頻率、周期、平均值、有效值、峰峰值等；

目前系統中的DSP和FPGA資源都還留有較大富余量，極有利于系統的進一步改造、升級。

5. 結論
在實時信號處理系統中，通常底層的信號預處理算法處理的數據量大，對處理速度的要求高，但運算結構相對比較簡單，適于用硬件實現；而高層處理算法的特點是數據量較少，但算法的控制結構復雜，適于用運算速度高、尋址方式靈活、通信機制強大的DSP芯片來實現。本設計因此采用DSP＋FPGA結構同時兼顧速度及靈活性，其中底層FPGA硬件完成數據采樣、信號頻率/周期測量以及波形顯示控制等功能，而上層DSP軟件則負責實現數據編碼、波形恢復計算及人機界面的處理。

隨著測試技術的進一步發(fā)展，便攜式儀器的市場前景越來越廣闊，本設計基于DSP＋FPGA的嵌入式系統結構的研制成功，有效地減小了體積，降低了功耗，增強了可靠性，為國產數字示波表的進一步研制和開發(fā)做出了有效的嘗試，并且對其它數字儀器儀表的小型化設計也具有一定的指導意義。