通過USB接口實現FPGA的SelectMap配置
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3.配置時序的發(fā)生
配置數據需要在配置時序的配合下寫入 FPGA[5]。GPIF是一個可編程的狀態(tài)機，它可以采集 5個輸入引腳（RDY）的狀態(tài)，并通過 5個輸出引腳（CTL）對外產生任意時序，因此可用來產生 FPGA的配置時序。表 1說明了 FPGA在 SelectMap模式下各配置引腳的作用[5]，如圖 1所示，CCLK連接 EZ-USB提供的界面時鐘 IFCLK，D[7:0]連接端點 FIFO，其它配置引腳連接著 GPIF狀態(tài)機的 RDY及 CTL引腳。為了確保各引腳的輸入有充足的建立時間供 FPGA采樣，FPGA的時鐘輸入應與 GPIF的內部時鐘倒相。本文引用地址：http://www.biyoush.com/article/202585.htm
本設計方案使用了一個控制端點（端點 0）和一個大端點（端點 2）傳輸數據。其中控制端點是所有 USB設備所必備的，它用于在設備枚舉時傳輸 USB請求和相關數據，在本設計中，控制端點還用來傳輸專門設計的 USB廠商請求來控制配置進程、獲取配置狀態(tài)。大端點用來傳輸配置數據，由于配置數據需要及時、無誤的傳輸，因此使用可以同時保證傳輸準確性和最大延時的中斷傳輸方式，并設置端點緩存為 1KB、做 4倍緩沖，最大傳輸間隔為一個微幀（125us），且每個傳輸間隔內傳輸 3個有效載荷為 1KB的包（最后一個包的載荷可能小于 1KB），這樣配置數據在 USB通道中的傳輸速率可達到 3*1KB*（1/125us） =24000KB/s。
根據配置時序所設計的 GPIF狀態(tài)機的狀態(tài)轉移圖如圖 2所示。配置時鐘為 48MHz，所以 PROG低脈沖要維持 25個時鐘周期，狀態(tài)機會根據端點 FIFO的空滿狀態(tài)控制 FPGA的 CS引腳，確保 FPGA在 FIFO有配置數據輸出的情況下進行數據采樣，數據輸出在字節(jié)計數達到 FPGA配置比特流文件的字節(jié)數值時停止，500萬門的 XC3S5000為 13271936 bit[5]。
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