我曾經(jīng)做過統(tǒng)計：

平均一塊電路板大約30%的面積是用于電源設(shè)計的。

大約50%硬件的問題，是電源或者接地的問題。

所以說：把電源設(shè)計好，硬件成功一半

1、電源需求整理——電源樹。

我們需根據(jù)電源專題整理出“電源樹”

電源專題，需要分析電源需求，每種電源的電壓范圍，電流需求，動態(tài)響應(yīng)，上電時序；時鐘專題，針對每個時鐘的輸入的電平標準，頻率，抖動等參數(shù)，時鐘時序，并按照各種時鐘解決方案進行優(yōu)化。每個管腳怎么用，怎么接，對接的管腳的電平是否滿足要求，都需要分析清楚并文檔化。例如電源專題：芯片廠家給出的的是一些針對他自己器件的要求，例如圖是Intel對其電源上電時序之間的耦合關(guān)系的要求和一些先后順序的描述。

但是我們怎么實現(xiàn)？另外，我們電路板上面還有其他器件，比如網(wǎng)卡、FPGA等等也是復(fù)雜的供電方案、也有一定的上下電時序要求。并且這些器件之間有些電源是相同電壓的，為了簡化設(shè)計，絕大多數(shù)情況使用一個電源給所有相同電壓的器件進行供電。例如3.3V電源很可能只有一個電源輸出，但是要給所有使用了3.3V電壓的器件都供電。這樣就耦合在一起，并且需要考慮所有用電器件的需求，以及他自身的上電時序要求。

我們會先梳理出所有器件的用電需求，然后再合并共性需求。整理出整個單板的供電需求，以及供電時序的要求，如圖所示。

然后再根據(jù)這個需求，設(shè)計整板的電源方案，選擇最合理、可靠性、性價比的電源方案，實現(xiàn)我們的整板電源方案。先形成功能框圖，進行評審。

關(guān)鍵圖表和文檔

• 電源需求分析表：列出所有器件的電源需求，包含電壓范圍、電流需求、動態(tài)響應(yīng)和上電時序等信息。

• 共性需求合并圖：展示不同電壓的器件合并后的供電需求。

• 整板電源方案框圖：展示整板的電源架構(gòu)設(shè)計，包括各個電源模塊和它們之間的連接關(guān)系。

• 上電時序圖：詳細說明各個電源模塊的上電順序和時序要求，確保滿足所有器件的需求。

至此，整理清楚電源設(shè)計的需求。

2、根據(jù)電源輸入和輸出情況，思考電源“模塊”的布局

電源的輸入一般是一種電源，是由背板、適配器、PoE、USB等形式進行直流輸入。一般來說，電源的輸入比較單一，或者多路輸入，但是進行合路設(shè)計。

電源的輸出，就是上一小節(jié)整理的電源用電器件的各種電源種類的整理合并。然后我們根據(jù)器件的位置關(guān)系，整理出大致的一個器件布局。

當然器件布局的分布跟很多因素有關(guān)，此處我們不展開。但是我們在優(yōu)化走線、散熱、結(jié)構(gòu)、干擾等因素之后。我們重點看一看，主芯片的“大電流”電源的位置。

我們首先應(yīng)該優(yōu)先考慮主芯片及配套大功率芯片（例如：DDR）的電源管腳分布。

特別是我們需要根據(jù)主芯片的電源分布情況，考慮“關(guān)鍵電源平面”的分配。我們需要考慮各種電源從哪個平面流入CPU。在完成“流入”這個任務(wù)的時候，需要盡可能的做到：

1、各個電源平面減小“耦合”，避免各種電源平面交織在一起。

2、用最小的路徑完成任務(wù)，避免“繞遠路”。

3、減小“換層”。

4、關(guān)鍵的電源盡可能“完整的電源平面”。

所以我們在動手布放“DC/DC”電源的時候，要先考慮電源流向，做好規(guī)劃。

硬件工程師需要構(gòu)想出整個供電的拓撲，真實的拓撲比上圖復(fù)雜很多。

3、輸入電源不要滿板跑

這是一條很簡單的原則，但是容易被大家忽略。

第一、輸入電源是外部供電，其引入的干擾不可控；

第二、輸入電源給每個DC/DC供電，每個DC/DC的輸入電容都往往都會有大功率的電流跳變，需要控制這個電流環(huán)的大小。

第三、即使通過空電流環(huán)的大小，輸入電源與DC/DC之間會仍然會形成跳變的電流環(huán)，形成一個感性干擾源。

我們既要控制紅色的環(huán)，也要控制黃色的環(huán)。

4、Buck電路的輸入電容盡可能靠近上管和下管。

就是上圖中描述的高頻電流環(huán)要盡可能的小。

首先，我們需要找出不同拓撲的高頻電流環(huán)路。如圖所示，虛線的環(huán)路便是di/dt變化比較大的電流高頻環(huán)路，可以看到BUCK電路，電流高頻環(huán)路存在于輸入電容和兩個開關(guān)管（或者一個開關(guān)管和一個二極管）形成的閉合環(huán)路，而BOOST電路作為對偶拓撲，電流高頻環(huán)路存在于輸出電容和兩個開關(guān)管。而SEPIC電路的電流高頻環(huán)路存在于兩個開關(guān)管和兩個電容形成的環(huán)路中，如圖所示。

可以看到高頻電流環(huán)路存在于開關(guān)管和連接開關(guān)管的電容形成的回路，因為電流變化最劇烈的通常在開關(guān)管之間，電流是在兩個開關(guān)管之間切換，而通常電感由于電流不能突然變化，di/dt受到限制，而不是我們重點考察高頻電路環(huán)路的部分。

圖 幾種拓撲的高頻電流環(huán)路

找到高頻電流環(huán)路后，我們需要抑制該噪聲源引起的近場磁場。最有效的方式就是減少該環(huán)路的面積，通常電流大小需要滿足功率輸出的要求，不能隨意減小。

對于高頻電流環(huán)路來說，減小環(huán)路面積還要特別注意輸入電容的放置，如圖所示，將電容放置在芯片背面（減小了和開關(guān)管的距離），所測得噪聲大小要遠小于其他兩種方式（電容放在側(cè)面和用較長的引線連接電容）。

不同電容情況的輻射對比

隨著先進封裝的發(fā)展，更多的芯片將輸入電容集成到芯片中，可以進一步減小高頻環(huán)路的面積，以獲得更好的EMC特性，如圖所示。

芯片集成電容的輻射情況

分別測試集成電容和未集成電容的兩顆芯片A和B，同樣的芯片和PCB布局，可以看到CISPR25傳導(dǎo)高頻部分，集成電容的芯片具有更低的高頻噪聲，具有較大的優(yōu)勢通過傳導(dǎo)測試。

5、去耦電容盡可能靠近“用電器件”

去耦電容式干嘛用的？我們搞清楚了，也就知道如何布放了

最終我們要求在用電器件的接收端接收到良好質(zhì)量的電源，我們需要整個電源平面的所有的噪聲。對于電源的噪聲來源：穩(wěn)壓芯片輸出的電壓不是恒定的，會有一定的紋波；穩(wěn)壓電源無法實時響應(yīng)負載對于電流需求的快速變化。穩(wěn)壓電源響應(yīng)的頻率一般在200kHz以內(nèi)，能做正確的響應(yīng)，超過了這個頻率則在電源的輸出短引腳處出現(xiàn)電壓跌落；負載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗產(chǎn)生壓降；外部的干擾。

此處提到“負載瞬態(tài)電流”，這個問題不是由電源輸出端的電源模塊或者電源芯片所產(chǎn)生，而是由用電負載自身的負載變化所產(chǎn)生，這個負載變化又是由于大量數(shù)字信號在“跳變”所產(chǎn)生。集成電路是由無數(shù)的邏輯門電路組成，基本的輸出單元我們可以看成是CMOS反相器，如圖所示。

當控制信號是一個低電平的時候，上面PMOS打開，此時輸出是高電平。打開的瞬間，VCC通過LVCC和R，對芯片B的輸入管腳進行充電。當控制信號是一個高電平的時候，下面的NMOS打開，此時輸出的是低電平。打開的瞬間，芯片B的輸入管腳儲存的電量經(jīng)過NMOS進行放電。在CMOS反相器輸出狀態(tài)發(fā)生變化的時候，流過的電流正是變化的電流。于是，在走線、過孔、平面層和封裝（鍵合引線、引腳）等這些具有電感的連接部件上，便會感應(yīng)出電壓。例如標準的GND地電位應(yīng)該是0V，但是芯片與地之間的鏈接部件存在電感，就會感應(yīng)出電壓VGND，那么芯片上的“地”電位就被抬高了，高于0V。如圖13.2所示，當CMOS輸出信號同時從低電平到高電平切換時，VCC上會觀測到一個負電壓的噪聲，同時也會影響到GND，并有可能引起一個振蕩。當輸出信號從高電平到低電平切換時， GND上會觀測到一個正電壓的噪聲，同時也會影響到VCC,并有可能引起一個振蕩。

一個CMOS會造成這樣的干擾，如果有很多CMOS同時工作，用電器件對電源平面和GND平面造成的干擾會很嚴重。這就是隨著芯片的管腳越來越多，電流越來越大，集成度越來越高造成的我們不得不非常重視電源完整性。

（1）芯片的集成度越來越大，芯片內(nèi)部晶體管數(shù)量也越來越大；晶體管組成內(nèi)部的門電路 組合邏輯 延遲線 狀態(tài)機及其它邏輯。

（2）芯片外部電源引腳提供給內(nèi)部晶體管一個公共的電源節(jié)點，當晶體管狀態(tài)轉(zhuǎn)換時必然引起電源噪聲在芯片內(nèi)部傳遞。

（3）內(nèi)部晶體管工作需要內(nèi)核時鐘或是外部時鐘同步，但是由于內(nèi)部延遲及各個晶體管不可能嚴格同步，造成部分晶體管完成狀態(tài)轉(zhuǎn)換，另一部分可能處于轉(zhuǎn)換狀態(tài)，這樣一來處于高電平門電路的電源噪聲會傳到其它門電路的輸入部分。

經(jīng)過上面分析，大家也非常能夠理解，為什么要將去耦電容靠近用電器件的電源管腳放置了。

去耦電容（decoupling capacitor）通常被用于電源系統(tǒng)中，目的是提供對電源噪聲的短時、高頻響應(yīng)，以維持穩(wěn)定的電源電壓供應(yīng)給集成電路（IC）或其他用電器件。將去耦電容放置在靠近用電器件的位置有幾個關(guān)鍵的理由：

1. 1. 降低電感效應(yīng)：在電源供電線路中，電源線和地線都有一定的電感。當用電器件瞬時需要大電流時，由于電感的存在，線路中會產(chǎn)生電壓降，導(dǎo)致用電器件供電電壓下降。通過在用電器件附近放置去耦電容，可以在用電瞬間提供瞬時電流，抵消電感引起的電壓降。

   
   

2. 2. 降低電源回路的阻抗：去耦電容在高頻上具有較低的阻抗。將去耦電容放置在用電器件附近，可以降低電源回路的總阻抗，使電源更容易提供瞬時高頻電流需求。

   
   

3. 3. 減小電壓波動的傳播：電源線路上的電壓波動會沿著線路傳播。通過將去耦電容靠近用電器件，可以減小電壓波動的傳播距離，確保用電器件獲得更穩(wěn)定的電源電壓。

   
   

4. 4. 最小化電源噪聲對鄰近電路的影響：去耦電容可以吸收電源線上的噪聲，防止噪聲通過電源線傳播到鄰近的電路。這對于保持鄰近電路的穩(wěn)定性和性能至關(guān)重要。

   
   

因此，為了最大程度地提高去耦電容的效果，它通常被放置在用電器件附近，以確保對瞬時電流需求的快速響應(yīng)，并最小化電源系統(tǒng)中的電感和電阻的影響。

小封裝和小容值的去耦電容更應(yīng)該靠近電源管腳的主要原因與這些電容的高頻響應(yīng)和電流傳輸?shù)奶匦杂嘘P(guān)。

• 高頻響應(yīng)：小封裝和小容值的電容通常在高頻范圍內(nèi)具有更好的響應(yīng)特性。由于高頻信號的波長短，電容的物理尺寸和電感對其阻抗的影響較小。因此，小型電容更能夠提供對高頻噪聲的有效去耦。

  
  

• 電流傳輸速度：小封裝的電容通常具有較低的等效電感，使其能夠更快地傳輸電流。在高頻情況下，電流需要迅速響應(yīng)用電器件的需求。通過將小電容靠近電源管腳，可以降低電流路徑的電感，提高對瞬時電流需求的快速響應(yīng)能力。

  
  

• 電源噪聲的局部處理：小容值的電容主要用于處理局部的、瞬時的高頻噪聲。通過將這些電容靠近電源管腳，可以在電源引入電路板或芯片的地方提供即時的去耦效果，而不是在較遠的位置。這有助于保持用電器件的電源穩(wěn)定性，減小對整個電路的影響。

  
  

采用小封裝和小容值的去耦電容靠近電源管腳，有助于優(yōu)化高頻噪聲去耦效果，并提供對瞬時電流需求的快速響應(yīng)。這樣的設(shè)計有助于維持用電器件的穩(wěn)定性和性能。

安裝電容時，要從焊盤拉出一下段引線通過過孔和電源平面連接，接地段也一樣。則電容的電流回路是：電源平面→過孔→引出線→焊盤→電容→焊盤→引出線→過孔→低平面。

放置過孔的基本原則就是讓這一環(huán)路面積最小，減小寄生電感。下圖顯示幾種安裝方法。

?第一種方法從焊盤引出很長的線然后連接到過孔，這會引入很大的寄生電感，一定要避免這樣做。

?第二種方法在焊盤二端打過孔，比第一種方法路面積小的多，寄生電感也較小，可以接受。

?第三種方法在焊盤側(cè)面打孔，進一步減小了環(huán)路面積，寄生電感比第一個更小，是比較好的方法。

?第四種方法焊盤二側(cè)面打孔，和第三種方法相比，電容的每端都是通過并聯(lián)的過孔接入電源和地平面，比第三種的寄生電感還小，只要空間允許，盡量使用。

?最后一種方法在焊盤上直接打孔，寄生電感最小，但是PCB需要做塞孔處理，否則焊接會出現(xiàn)漏錫的情況。