高速串行技術(shù)的不斷發(fā)展，使得信號(hào)從發(fā)射機(jī)傳送到接收機(jī)時(shí)，均會(huì)經(jīng)過復(fù)雜的交互，最終發(fā)生嚴(yán)重的高頻損耗

　　全新的測(cè)試要求

　　計(jì)算機(jī)、消費(fèi)電子和通信行業(yè)設(shè)計(jì)核心正采用最新的高速串行技術(shù)，數(shù)據(jù)傳送速率持續(xù)提高，如10Gb/s以太網(wǎng)的出現(xiàn)、PCI Express已經(jīng)從1.0版演進(jìn)到2.0版，速率也從2.5Gb/s提高到5.0Gb/s、即將出現(xiàn)的8Gb/s PCIe Gen3和6Gb/s SATA III……高速串行技術(shù)的不斷發(fā)展，使得信號(hào)從發(fā)射機(jī)傳送到接收機(jī)時(shí)，均會(huì)經(jīng)過復(fù)雜的交互，最終發(fā)生嚴(yán)重的高頻損耗這樣，對(duì)串行數(shù)據(jù)的測(cè)試也必將面臨前所未有的挑戰(zhàn)：數(shù)據(jù)速率遠(yuǎn)遠(yuǎn)高出原有技術(shù)；信號(hào)完整性在整個(gè)鏈路中至關(guān)重要；需要提供復(fù)雜的分析和互通測(cè)量；大多數(shù)高速串行技術(shù)采用多路結(jié)構(gòu)，需要檢定每條通路

　　傳統(tǒng)的測(cè)試方法是：分開檢定和測(cè)試各個(gè)子系統(tǒng)；留出充足的設(shè)計(jì)余量，保證系統(tǒng)可靠運(yùn)行；進(jìn)行標(biāo)準(zhǔn)的一致性測(cè)試，保證互通能力這些措施可以滿足速度較低的設(shè)計(jì)需求對(duì)高速串行數(shù)據(jù)而言，傳統(tǒng)測(cè)量技術(shù)遠(yuǎn)不能適應(yīng)現(xiàn)有的設(shè)計(jì)要求

解決方案

　　● 電源管理和跨總線分析

　　串行數(shù)據(jù)是三層架構(gòu)（如圖1），分為物理層（電氣子塊和邏輯子塊）、數(shù)據(jù)鏈路層和事務(wù)層物理層的邏輯子塊是負(fù)責(zé)進(jìn)行鏈路寬度、初始化和速度協(xié)商的；數(shù)據(jù)鏈路層是保證發(fā)送到鏈路上的數(shù)據(jù)的正確性以及數(shù)據(jù)在鏈路上被可靠地分組傳送；事務(wù)層是進(jìn)行建立請(qǐng)求/結(jié)束交易、分組流量控制和信息傳送的只有全面了解系統(tǒng)，才可以查找系統(tǒng)中其它總線衍生出的難檢問題

　　以業(yè)內(nèi)廣泛推廣的串行數(shù)據(jù)標(biāo)準(zhǔn)之一的PCI Express (PCIe)為例，產(chǎn)品已經(jīng)從PCIe 1.0演進(jìn)到PCIe 2.0，速度也從2.5Gb/s提高到5.0Gb/s已有的協(xié)議分析儀可進(jìn)行PCIe 2.0協(xié)議信息及跨總線分析，然而PCIe 2.0最大的驗(yàn)證挑戰(zhàn)來自于電源管理