了解雙數(shù)據(jù)速率（DDR）存儲器的關(guān)鍵概念和圍繞這一數(shù)字通信技術(shù)的應(yīng)用，其中兩個數(shù)據(jù)字在一個時鐘周期內(nèi)傳輸。

串行數(shù)據(jù)傳輸比并行數(shù)據(jù)傳輸具有重要優(yōu)勢，并且在許多系統(tǒng)中，這些優(yōu)勢足夠顯著，足以證明添加串行化和反串行化并行數(shù)據(jù)的電路是合理的，從而可以將其作為串行數(shù)據(jù)傳輸。然而，計算機存儲器是并行數(shù)據(jù)傳輸仍然普遍存在的一個應(yīng)用領(lǐng)域。由于它們可以同時讀取和寫入許多數(shù)字信號，并行接口速度很快，設(shè)計師們一直在尋找使其更快的方法。

一種用于實現(xiàn)數(shù)據(jù)傳輸速率的大幅提高的古老但仍然相關(guān)的技術(shù)被稱為雙泵浦，而這一特性正是將存儲器系統(tǒng)轉(zhuǎn)變?yōu)殡p數(shù)據(jù)速率（DDR）存儲器系統(tǒng)的原因?！皢伪谩贝鎯ο到y(tǒng)采用了歷史悠久的策略，將數(shù)據(jù)從一個IC同步移動到另一個IC?；旧?，邏輯信號每時鐘周期改變一次，并且由接收器在時鐘的上升沿或下降沿上采樣。在這個方案中，字被傳輸?shù)乃俾什荒艹^時鐘頻率。

例如，如果您的時鐘運行在133 MHz，則（理想情況下）每秒可以傳輸1.33億個單詞。請注意，比特傳輸速率取決于系統(tǒng)架構(gòu)，因為不同的計算系統(tǒng)使用不同的字長——8比特、16比特等。雙泵浦系統(tǒng)可以在133 MHz時鐘下實現(xiàn)266 MT/s（每秒數(shù)百萬次傳輸）。

在本文中，我們將了解單數(shù)據(jù)速率接口和雙數(shù)據(jù)速率接口之間的差異，我們使用DDR的原因及其應(yīng)用程序。

SDR與DDR：單數(shù)據(jù)速率和雙數(shù)據(jù)速率接口

下圖1所示的時序圖是單個數(shù)據(jù)速率存儲器接口的一個示例。

單個數(shù)據(jù)速率存儲器接口的示例。

圖1。單個數(shù)據(jù)速率存儲器接口的示例。圖片[修改]由德州儀器提供

首先，使用EM_BA信號來選擇存儲器組，并且通過EM_A信號來建立行地址和列地址。在EM_D引腳上輸出數(shù)據(jù)字D1、D2、D3和D4。注意一個數(shù)據(jù)字如何占據(jù)EM_CLK信號的整個周期。

我們將看到的下一個時序圖（圖2）描述了一個雙數(shù)據(jù)速率接口。

雙數(shù)據(jù)速率接口的示例。

圖2:雙數(shù)據(jù)速率接口的示例。圖片由美光提供

“DQ”線表示數(shù)據(jù)信號，陰影區(qū)域之間的未陰影X形區(qū)域表示從一個字到下一個字的轉(zhuǎn)換。你可以看到，每個單詞只需要半個完整的時鐘周期。請記住，此芯片使用差分時鐘，這就是時序圖具有CK信號和互補CK#信號的原因。

動機：為什么數(shù)據(jù)速率加倍？

你可能會想，當工程師們本可以將時鐘頻率提高兩倍時，他們?yōu)槭裁匆闊┑貫镈DR信號創(chuàng)建新的邏輯。這一決定的主要解釋包含在兩個詞中，這兩個詞代表了無數(shù)小時的高速研發(fā)：信號完整性。

高頻信號——相對于給定技術(shù)時代或應(yīng)用場景的限制來理解“高頻”——是電路板設(shè)計師非常震驚的來源。這些信號：

由于信道帶寬有限而導(dǎo)致更多色散

需要更多的功耗

更容易受到電容耦合和反射的影響，

從任何PCB上的各種非故意天線更有效地輻射

使用測試設(shè)備對它們進行表征和故障排除也更加困難。例如，示波器的模擬和數(shù)字帶寬有限，隨著頻率的增加，它會在波形中引入更多失真。

因此，在嘗試實現(xiàn)更高的時鐘速率之前，從現(xiàn)有時鐘速率中提取盡可能多的吞吐量是有意義的。通過從單個數(shù)據(jù)速率接口轉(zhuǎn)移到DDR接口，設(shè)計者可以在不改變系統(tǒng)最大信號頻率的情況下顯著提高數(shù)據(jù)傳輸速率。所有這一切都可以實現(xiàn)，即使數(shù)據(jù)信號的最大頻率已經(jīng)增加了2倍——這個新的數(shù)據(jù)頻率不高于先前的時鐘頻率。

DDR內(nèi)存應(yīng)用程序

雙泵浦是一種通用功能，已在各種并行數(shù)據(jù)傳輸接口中使用。甚至高速數(shù)據(jù)轉(zhuǎn)換器也采用了這種技術(shù)。例如，在圖3所示的模數(shù)轉(zhuǎn)換器（ADC）時序圖中，一個樣本在一個完整時鐘周期所需的時間內(nèi)被數(shù)字化，但數(shù)字輸出使用DDR時序，因為兩個數(shù)據(jù)位被復(fù)用到每個輸出上。

示例ADC時序圖，其中所示的所有信號都是差分信號。

圖3。示例ADC時序圖，其中所示的所有信號都是差分信號。模擬/線性技術(shù)提供的圖像

然而，DDR并行傳輸仍然與計算系統(tǒng)中使用的SDRAM（同步動態(tài)隨機存取存儲器）密切相關(guān)。幾十年來，工程師們一直在努力提高計算機移動和處理數(shù)字數(shù)據(jù)的速度，DDR信號使他們的吞吐量翻倍，同時保持當時可行的最大時鐘頻率。

1998年發(fā)布的第一代DDR SDRAM支持高達200 MHz的時鐘頻率和高達400 MT/s的相應(yīng)傳輸速率。然后是DDR2、DDR3、DDR4，最后是我們目前使用的DDR5。DDR5的最大傳輸速率超過7 GT/s。