1 背景

同步整流作為目前開關(guān)電源輸出端整流常用的電路，具有提升效率、減小產(chǎn)品體積等明顯優(yōu)勢。在對某機殼系列產(chǎn)品進行國產(chǎn)同步整流IC 的產(chǎn)品改良中發(fā)現(xiàn)：將同步整流IC 替換原IC 后，樣機啟機后效率只有77%，相較于原樣機83% 的規(guī)格值降低6%。本文將針對此問題進行分析和解決，并分享一些關(guān)于同步整流芯片參數(shù)適配的經(jīng)驗。

2 問題描述

在更換同步整流控制IC 后啟機效率明顯降低，首先從同步整流工作異常開始著手測量。如圖1 所示，在同步整流驅(qū)動波形測量的同時用熱成像儀測量同步整流MO 管的溫度，結(jié)果顯示器件在常溫下工作一分鐘左右溫度已經(jīng)高達130℃，明顯異常。

圖1 同步整流驅(qū)動波型測量異常圖

從圖1 可以看出，同步整流驅(qū)動信號在導通后極短的時間內(nèi)關(guān)閉，且每個周期都如此。對比圖2 的理想狀態(tài)后可以判斷產(chǎn)品同步整流異常關(guān)斷，輸出電流通過MOS管體二極管導通，最終導致效率明顯下降且器件溫度超高。

圖2 同步整流驅(qū)動波型測量理想圖

3 問題分析

該系列產(chǎn)品功率拓撲為反激和同步整流（圖3），同步整流電路工作原理較為簡單，即IC 通過檢測同步整流MOS 管源漏級電壓，當反激原邊MOS 管開通時，IC 檢測到源級電壓低于漏級電壓，同步整流MOS 管關(guān)斷；當反激原邊MOS管關(guān)斷時，電感電壓感應(yīng)電壓反向，IC 檢測到源級電壓高于漏級電壓，給出驅(qū)動信號同步整流MOS 管正向?qū)?。根?jù)圖1 測試的波形可以看出，同步整流MOS 管開通1.2uS 后便關(guān)斷，這與IC 的規(guī)格書和實際測量值中的空白導通時間（1.25us）相吻合。

圖3

測量顯示其在最小導通時間過后就關(guān)閉驅(qū)動，由此判斷是觸發(fā)了同步整流MOS 的關(guān)斷條件。（這里同時測量SR 采樣腳波形以及驅(qū)動波）

從測量結(jié)果可以發(fā)現(xiàn)，在空白導通時間內(nèi)，SR 采樣腳（圖4 中綠色波形）處電壓始終在振蕩，在1.2 us結(jié)束時，依然有高頻的振蕩波峰幅值。在查詢規(guī)格書后得知，采樣腳在小于3 mV 時會迫使芯片驅(qū)動關(guān)閉。

圖4

從測量結(jié)果可以發(fā)現(xiàn)，在空白導通時間內(nèi)，SR 采樣腳（圖4 中綠色波形）處電壓始終在振蕩，在1.2 us結(jié)束時，依然有高頻的振蕩波峰幅值。在查詢規(guī)格書后得知，采樣腳在小于3 mV 時會迫使芯片驅(qū)動關(guān)閉。

故問題點可以確認為——有某處的干擾導致SR 采樣異常。

由反激原理可知，副邊開通時對應(yīng)原邊MOS關(guān)斷，而原邊關(guān)斷時變壓器漏感、層間電容及主MOS 結(jié)電容會產(chǎn)生高頻尖峰振蕩，該振蕩依然會通過變壓器耦合到副邊，導致副邊MOS 管的源級電壓震蕩，影響同步整理的采樣電壓，導致MOS 管提前關(guān)斷。

圖5

4 解決措施及驗證結(jié)果

4.1 整改方向一：源頭出發(fā)，削減振蕩。

方案①：減小變壓器漏感，從根本上減小能量振蕩。原邊振蕩的能量來源為未能傳輸?shù)礁边叺穆└心芰?，減小漏感可以直觀地減弱振蕩幅值，從而改善副邊的采樣環(huán)境。（此種方案受限于變壓器設(shè)計及制作工藝，實測時所用變壓器原邊為265 uH 電感，5.6 uH 漏感，此類僅2.1% 漏感變壓器繼續(xù)優(yōu)化較困難）

方案②：減小振蕩的電容容值

主MOS 關(guān)斷時的原邊振蕩為變壓器漏感、層間電容及主MOS 結(jié)電容的振蕩。查看原理圖可知，其設(shè)計上額外在MOS 的DS 間添加并聯(lián)電容C410。由振蕩頻率公式（ L_K 為變壓器漏感，C_p為等效電容， C_p=C410 + MOS 結(jié)電容）可知：減小C410，即減小C_p 可以提高振蕩頻率，在同樣阻尼衰減的作用下，高頻率的振蕩能夠在更快的時間內(nèi)達到平穩(wěn)，也就是可以搶在副邊SR 采樣消隱時間內(nèi)，把振蕩幅值以及對副邊的影響降到最低。

下圖6 和圖7 為實測波形。主MOS 應(yīng)力波形（黃）和副邊SR 采樣波形（藍）。

圖6

在有C410 電容時，第一個波周期為440 ns（頻率2.17 MHz），第二個波周期為220 ns（頻率4.54 MHz）在去除C410 電容，第一個波周期為400 ns（頻率2.5 MHz），第二個波周期為180ns（頻率5.5 MHz）如圖7 所示，去除C410 電容的振蕩波形平穩(wěn)速度更快，有利于提高副邊SR 的采樣精確度。

圖7

4.2 整改方向二：改善RCD吸收參數(shù)，削減振蕩

方案①：減小吸收電容

吸收電容串聯(lián)二極管的寄生電容與漏感在正常工作中也存在振蕩，可以通過減小吸收電容可以改善這一點。實操中，將原有的222 吸收電容更變?yōu)?02 電容，也可以達到改善采樣信號的目的。但是吸收電容的減小導致主MOS 應(yīng)力尖峰的明顯增大，已超過承受規(guī)格，故該方案在此型號中不可取。

圖8

方案②：增大吸收電阻

吸收電組的增大，可以使得每個周期內(nèi)通過RCD瀉放的漏感能量減少，即吸收電容與漏感的諧振能量減少，從而改善對副邊SR 采樣。

從以下圖9 和圖10 波形可以看到，在吸收電阻從75 K 增大到100 K 時，二次振鈴的幅值由3.6 V 降低至1.375 V。

圖9

圖10

最后針對空白導通時間后采樣擾動導致SR 芯片誤關(guān)斷問題作出改善措施匯總?cè)缦拢?/p>

①減小變壓器漏感；②減小振蕩的電容容值（主mos 結(jié)電容及并聯(lián)電容）；③減小原邊吸收電容；④增大原邊吸收電阻；⑤ SR 采樣走線，單點走線至驅(qū)動MOS 對應(yīng)引腳。

結(jié)合上述優(yōu)化方案，我們在產(chǎn)品設(shè)計時首先對于變壓器設(shè)計很關(guān)鍵，對于反激變壓器來說，可以盡量通過繞法設(shè)計去減小變壓器漏感，再平衡產(chǎn)品效率以及EMC 性能的情況下盡量減小主mos 結(jié)電容及并聯(lián)電容容值；最后，再PCB 布局以及走線時對于SR 這類易受干擾的走線，需單點連接至驅(qū)動MOS 對應(yīng)引腳。同時改善結(jié)果判定方法：保證SR 采樣信號的平穩(wěn)度，波形達到平穩(wěn)的時間小于SR 芯片最小導通時間，最終導入措施后產(chǎn)品的效率也恢復正常與替換前一致如圖11 所測試到波形。

不同的IC 對于同步整流MOS 管的開通以及關(guān)斷的檢測條件都有不同，希望通過本案例的調(diào)試與分析后得出一些對同步整流誤關(guān)斷導致效率降低問題的解決方案，可以為后續(xù)類似的問題提供一些經(jīng)驗與幫助。

（本文來源于EEPW 2023年12月期）