導(dǎo)航計算機系統(tǒng)中CPLD配置軟件串口更新研究
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3 CPLD的JTAG接口編程的軟件設(shè)計
在硬件設(shè)計的基礎(chǔ)上，為實現(xiàn)通過DSP的GPIO口模擬JTAG信號時序邏輯來對CPLD進行軟件更新，需嚴格按照JTAG標準中的端口信號時序要求。對于本文所用的CPLD器件，其JTAG端口信號時序關(guān)系如圖4所示。本文引用地址：http://www.biyoush.com/article/202351.htm
由圖4可見，對于JTAG口時序邏輯需考慮如下3項內(nèi)容：
(1)JTAG接口要求一個最小時鐘周期TCKMIN。
(2)JTAG接口在TCK的上升沿采樣TMS和TDI信號。因此在TCK上升沿之前，TMS和TDI要具有最小分別為TMSS和TDIS的建立時間，同時在TCK下降沿之后要保持最小分別為TMSH和TDIH長的時間。
(3)在TCK的下降沿，JTAT接口輸出新的TDO值，并保持至少TDOV長的時間。
本文所用CPLD的JTAG端口時序參數(shù)要求如表1所示。
在本文設(shè)計的導(dǎo)航計算機系統(tǒng)中，DSP的工作主頻為200 MHz，利用TI公司提供的庫函數(shù)，由該DSP的GPIO口模擬的時鐘頻率最大不超過3 MHz，可以滿足表中TCKMIN參數(shù)對應(yīng)的最大10 MHz的要求。對于建立和保持時間等參數(shù)要求，可通過軟件延時或定時器實現(xiàn)。由于在本系統(tǒng)的應(yīng)用中，DSP在上電期間專注于CPLD的軟件更新，所以本文將采用軟件延時來實現(xiàn)這些參數(shù)要求，設(shè)計的JTAG口信號電平驅(qū)動函數(shù)模塊代碼如下：
利用上述代碼，模擬實現(xiàn)的JTAG時鐘信號頻率為367．6 kHz。
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