作者：Frank Qin

問題背景：

在IVI系統(tǒng)中，SoC-串行器-解串器-屏幕的鏈路中存在很多的干擾及未知因素。尤其是當(dāng)下各類芯片基本都沒有提供各類信號的并行輸出，導(dǎo)致難以在串行鏈路中的各個(gè)點(diǎn)位分別抓取我們希望得到的數(shù)字信號，從而導(dǎo)致在整個(gè)系統(tǒng)出現(xiàn)不穩(wěn)定或者時(shí)鐘及脈沖信號不匹配時(shí)，我們無從下手去找到不匹配的點(diǎn)。

解決思路：

如果可以把串行信號或者“黑盒子”中的有意義的信號單獨(dú)抓取出來，找到其中的“可變量”和“定量”，就可以比較簡單的判斷出鏈路中是否有哪個(gè)信號出現(xiàn)的偏差或抖動。

LVDS 可在并行和串行數(shù)據(jù)傳輸中工作。 在并行傳輸中，多個(gè)數(shù)據(jù)差分對同時(shí)承載多個(gè)信號，其中包括用于同步數(shù)據(jù)的時(shí)鐘信號。 在串行通信中，多個(gè)單端信號被串行化為單個(gè)差分對，數(shù)據(jù)速率等于所有組合單端通道的數(shù)據(jù)速率。

因此，當(dāng)我們需要分別分析各個(gè)數(shù)據(jù)的時(shí)候，并行數(shù)據(jù)傳輸?shù)膬?yōu)勢就比較明顯了。

可做參考的四個(gè)信號：

PCLK（時(shí)鐘信號）、DE（data enable數(shù)據(jù)使能信號）、Hsync（行同步信號）和Vsync（場同步信號）。

              PCLK：在FPD-Link鏈路中，PCLK由SoC生成并發(fā)出，途徑的FPD-Link SerDes芯片都參考此時(shí)鐘信號。但目前的SoC和SerDes芯片都因?yàn)榇袛?shù)據(jù)的傳輸格式而無法實(shí)際測量PCLK的數(shù)值。因此也無法確定SoC實(shí)際發(fā)出的PCLK是否和設(shè)置的理論值一致。因?yàn)殒溌飞系?a class="contentlabel" href="http://www.biyoush.com/news/listbylabel/label/SerDes">SerDes芯片都是根據(jù)理論設(shè)置的PCLK值保持一致，所以一旦鏈路中的實(shí)際PCLK值有偏差，鏈路上的視頻信號將會產(chǎn)生時(shí)鐘偏差。

              DE：顧名思義，DE信號是用于使能有效信號的，它用來區(qū)分有效視頻數(shù)據(jù)（active data）和消隱信號（blanking）。由圖1可以看出，DE信號僅在有效信號的區(qū)間內(nèi)是高電平，其余均為低電平。因此，DE信號會由有效視頻信號和消隱（包括Sync pulse、front porch和back porch）。

              Hsync和Vsync：對于視頻信號來說，每行圖像信號掃描完之后都需要跳轉(zhuǎn)至下一行，而Hsync也就是行同步信號就是每完成一行時(shí)候出現(xiàn)的一個(gè)用作提示的高電平。Hsync的周期可以直接理解為視頻信號一行有效區(qū)加上消隱區(qū)的總脈沖周期。換句話說，Hsync就是每行的數(shù)據(jù)總和，不會受到時(shí)鐘信號以及有效信號設(shè)置的影響，在整個(gè)鏈路中會保持一致。同理，Vsync是縱向的脈沖總和。

在TI的FPD-Link III代編解串器中，DS90UB926Q-Q1就是這樣的一個(gè)輸出模式。通過UB926的框圖，可以看到輸出的信號是分解出了上文提到的HS、VS、DE和PCLK數(shù)據(jù)。只需要在輸出端用示波器或者分析儀抓取對應(yīng)的信號即可。因此如果希望了解video source或者Sereializer在進(jìn)入display之前的信號是否有異?；蚨秳樱褂靡粋€(gè)DS90UB926QEVM是最簡單最直觀的辦法。

但有時(shí)無法替換掉deserializer或者我們需要把deserializer包含在被測試的鏈路中，下面會介紹一種原理一樣的方式來分離出想要觀察的HS、VS、DE或PCLK信號。

工具介紹：

DS90CF386的EVM板（官網(wǎng)名稱FLINK3V8BT-85）。

DS90CF386是FPD-Link的解串器，可以接收高達(dá)85MHz的LVDS信號輸入。它的特點(diǎn)是可以做到并行的LVCMOS輸出，如圖所示，DS90CF386可以分別輸出DE、RGB data、Clock、Hsync和Vsync數(shù)據(jù)給到接收端。這樣的特性剛好可以解決我們新一代FPD-Link產(chǎn)品無法分別識別出這幾個(gè)信號的問題。

DS90CF386共有ROUT[27:0]共計(jì)28個(gè)并行信號輸出接口和一個(gè)專門的Clock output接口，其中24個(gè)作為24bits RGB信號輸出，分為3組，每組8個(gè)。這24個(gè)輸出接口應(yīng)用于RGB666的信號格式，分別是模式下的24 color bits (R[8:0], G[8:0], B[8:0])，另外4個(gè)是對我們這個(gè)應(yīng)用最關(guān)鍵的3 個(gè)控制信號(VS, HS and DE)以及一個(gè)CNTL信號。如上文提到的，VS, HS和DE是我們可以組為參考的重要標(biāo)準(zhǔn)。而在DS90CF386EVM板上，RXCLKOUT 作為了RCLK的輸出引腳，可以直接作為引出CLK信號以作參考。

實(shí)際應(yīng)用舉例：

此系統(tǒng)為SA8155作為DP source，DS90UB983和DS90UB948作為FPD-Link編解串器的一個(gè)汽車中控屏架構(gòu)。從8155主芯片發(fā)出的DP視頻信號經(jīng)過983和948最后到屏幕的過程中，我們都沒有方便的測試點(diǎn)可以抓取這條視頻信號的PCLK。因此當(dāng)屏幕圖像出現(xiàn)抖動的時(shí)候，我們無法得知何處的CLK時(shí)鐘信號有偏差，即使知道8155發(fā)出的PCLK時(shí)鐘信號和設(shè)置的理論值有偏差，我們也無法知曉具體偏差了多少以及調(diào)整的方向。此時(shí)，可以在948的LVDS輸出后面接上一個(gè)DS90CF386 的EVM板，通過它把這個(gè)視頻鏈路中的PCLK時(shí)鐘信號抓取出來，通過和Hsync的對比確認(rèn)PCLK是否有偏差并確定調(diào)整方向。

DS90CF386EVM板在使用時(shí)很簡單，給VCC接上3.3V電源并接地后即可啟動。因?yàn)樽鳛長VDS輸入的J2是micro USB接口，因此可能需要一些轉(zhuǎn)接工具把948輸出的信號連接至DS90CF386。以上連接完成后即可通過J1的輸出抓取到這個(gè)視頻信號通路里面的PCLK等數(shù)值。

通過這種方法獲取的PCLK是鏈路中實(shí)際的像素時(shí)鐘，可以通過和SoC以及串行器中設(shè)置的PCLK值進(jìn)行對比，確認(rèn)實(shí)際鏈路中的像素時(shí)鐘是否和設(shè)置值有偏差以及偏差了多少。其中可以作為參考的一個(gè)重要指標(biāo)就是Hsync值。如前文提到的，Hsync是不會受到時(shí)鐘的影響，因此將Hsync作為周期性的參考基準(zhǔn)是最為合適的。如果SoC或者整個(gè)系統(tǒng)會導(dǎo)致PCLK有不規(guī)律的抖動，此時(shí)單純靠示波器顯示出來的頻率時(shí)難以判斷的，因?yàn)椴灰?guī)律的抖動無法通過示波器的暫?；蛘哂|發(fā)等功能抓到。此時(shí)最有效的方法是使用示波器的無限余暉模式讓PCLK波形不斷疊加，如果沒有不規(guī)則抖動，PCLK波形應(yīng)當(dāng)不斷重疊在一起。

總結(jié)

隨著汽車應(yīng)用中需要傳輸?shù)囊曨l信號速率越來越高，DP/MIPI等協(xié)議逐漸成為主流，在這樣一個(gè)完全由串行信號組成的系統(tǒng)中逐步拆解并定位可疑的異常點(diǎn)就需要一些可以破局的方法。本文即介紹了一種使用并行信號輸出的解串器來分離各個(gè)信號以便分析的方法。