使用Verilog來編程FPGA
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FPGA是依賴數(shù)字邏輯的數(shù)字器件，計算機硬件使用的是數(shù)字邏輯，每一個計算，屏幕上每一個像素的呈現(xiàn)，音樂軌的每一個note都是使用數(shù)字邏輯構(gòu)成的功能塊來實現(xiàn)的。 雖然多數(shù)時候，數(shù)字邏輯是抽象的數(shù)學概念，而不是物理電子，邏輯門以及其它的數(shù)字邏輯器件則是由刻蝕在集成電路上的晶體管來實現(xiàn)的。對于FPGA來講，可以通過繪制邏輯門構(gòu)成的電路，將這些門映射到FPGA的通用門上，并將它們連接起來以實現(xiàn)你設(shè)想的邏輯設(shè)計。 另外一種方式是，使用Verilog（或其它的）硬件描述語言來實現(xiàn)邏輯。 你依然可以購買能夠?qū)崿F(xiàn)小數(shù)量邏輯門的器件，比如7400，內(nèi)部只有4個二輸入與非門，然而這些器件只是為了維護一些古老的系統(tǒng)或用于教學。
邏輯門
邏輯門有輸入和輸出，這些數(shù)字輸入和輸出可以是“高”或者“低”， 無論是輸入端還是輸出端，所謂的“低”指的是接近于0V（地）的電壓，而“高”一般是超過提供給該邏輯器件的供電電壓一半以上的電壓，給FPGA提供的電壓一般為1.8V、3.3V或著5V中的一個，多數(shù)的FPGA的工作電壓范圍有一定的冗余度，有些FPGA允許在一個器件中存在多個邏輯電壓.
本文引用地址：http://www.biyoush.com/article/202312/454119.htm與非門和或非門都是非常通用的門，因為只需要反相它們的輸入端或輸出端就可以構(gòu)成其它任何一種門，另外你可以用與非門或著或非門構(gòu)成非門，只需要將兩個輸入信號連接在一起就可以。例如圖1.6中你可以用3個或非門構(gòu)成一個與門。
圖1.6 用3個“或非門”構(gòu)成一個“與門”
De Morgan定律
圖1.6的設(shè)計利用了邏輯定律中的De Morgan定律 - 將兩個輸入端“與”后的結(jié)果進行取反，和先將兩個輸入端進行取反以后再“或”得到的結(jié)果是一樣的。在圖1.6中，兩個輸入端信號先被由“或非門”構(gòu)成的“非門”取反以后進行“或”操作，再對輸出的結(jié)果取反。
表1.6 用多個異或門構(gòu)成一個與門的真值表
二進制
我們前面將邏輯門的輸入和輸出端以電壓的高低來表示，我們還可以將它們用數(shù)字來表示 - 1表示高電平，0表示低電平，這樣我們就可以想明白計算機是如何使用邏輯門來操作數(shù)字的了。當然，我們僅有數(shù)值0和1是不夠用的。 在我們的生活中都是使用10進制，主要的原因是因為我們有10根手指，如果我們的老祖宗使用鼻子來計數(shù)，那就是二進制了，因為結(jié)果只有0還是1，如果要表示多于1個的數(shù)字，你可以用多個二進制數(shù)值（bit - binary digit）來表示。
表1.8 用二進制和十進制表示的數(shù)字0到7
用邏輯實現(xiàn)的“加法”
你可以用邏輯門來對二進制數(shù)進行運算，因為二進制數(shù)只是用“位”（bit）表示的數(shù)值，你可以用邏輯針對任何數(shù)值進行運算。圖1.8展示了如何用邏輯門進行一個二進制加。
圖1.8 一個1位加法器
表1.9 一個1位加法器的真值表
從表中可以看出，如果輸入端A和B都是0，加法的結(jié)果位0， 如果其中一個輸入為1，加法的結(jié)果為1，然后如果兩個輸入端都為1，加法的位本身就變成了0，但我們希望將進位輸出的1放到下一位，在二進制中，1+1位0，并一個進位（或十進制的2） 這就意味著，如果我們同時加多于一位的數(shù)值，下一個加法的部分將有3個輸入（A、B和進位輸入），這就需要三個位的加法，圖1.9展示了計入進位以后的加法。
圖1.9 一個帶有進位輸入端的1位加法器
你也許永遠不會用這種方式通過多個門來構(gòu)建一個加法器，因為有現(xiàn)成的加法器芯片可以用于你的設(shè)計，在這里你能夠看到加法器是如何通過門電路構(gòu)成的。 如果我們有8級這樣的電路，就可以實現(xiàn)2個字節(jié)的加法操作，每一個計算機的中央處理器（CPU）都有這種用邏輯門搭建的硬件加法器，一個32位的處理器可以同時處理32位的數(shù)值，一個64位的機器能夠通過64個圖1.9的方式同時將64位數(shù)字加起來。
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