• （1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；
• （2）通過實驗理解和掌握移位寄存器原理；
• （3）學習用Verilog HDL行為級描述時序邏輯電路。

本實驗的任務是設計一個7位右移并行輸入、串行輸出的移位寄存器。

如果將多個觸發(fā)器級聯(lián)就構成一個多位的移位寄存器，如下圖所示，是以4位移位寄存器為例的邏輯電路圖，其中的LD/SHIFT是一個置數(shù)/移位控制信號。當LD/SHIFT為1時，在CP作用下，從輸入端A、B、C、D并行接收數(shù)據(jù)；當LD/SHIFT為0時，在CP作用下，將寄存器中的數(shù)據(jù)順序移出，空位由輸入端SIN補充。這種寄存器常用來進行并行數(shù)據(jù)到串行數(shù)據(jù)的轉換。

7位移位寄存器程序清單 shift7.v

 module shift7(input wire clk,           //輸入時鐘input wire rst,			  //復位信號input wire [6:0] datain,  //并行輸入數(shù)據(jù)output wire  dataout 	  //串行輸出數(shù)據(jù)); reg [6:0] data; always @(posedge clk)
	if(!rst)
		data <= datain;			//同步復位，復位時并行數(shù)據(jù)存入變量data
	else
		begin
			data[6] <= 1'b0;		//最高為補0
			data[5] <= data[6];
			data[4] <= data[5];
			data[3] <= data[4];
			data[2] <= data[3];
			data[1] <= data[2];
			data[0] <= data[1];     //右移一位
		end assign dataout = data[0];		//串行輸出 endmodule

仿真文件shift_tb.v

 `timescale 1ns/100ps    //仿真時間單位/時間精度module shift7_tb;	reg clk, rst;       //需要產(chǎn)生的激勵信號定義reg [6:0]datain;    wire dataout;       //需要觀察的輸出信號定義initial
	begin
		clk =0;
		rst =1;
		datain =7'b1110101;   //所需移位數(shù)據(jù)
		#50
		rst =0;
		#100
		rst =1;
	endalways #20 clk =~clk;     //產(chǎn)生時鐘信號 頻率25MHz//module調(diào)用例化格式shift7 u1 (
				.clk	(clk),
				.rst	(rst),
				.datain	(datain),
				.dataout(dataout)
			);endmodule

1. 仿真結果如下圖所示：
2. 實驗現(xiàn)象：從仿真波形可以看出，當rst低有效時，輸出dataout在每一個clk上升沿將datain的數(shù)據(jù)從低位到高位（右移）依次輸出。