IMEC發(fā)布1nm以下制程藍(lán)圖：FinFET將于3nm到達(dá)盡頭
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近日，比利時微電子研究中心(IMEC)發(fā)表1納米以下制程藍(lán)圖，分享對應(yīng)晶體管架構(gòu)研究和開發(fā)計劃。
本文引用地址：http://www.biyoush.com/article/202305/447210.htm外媒報導(dǎo)，IMEC制程藍(lán)圖顯示，FinFET晶體管將于3納米到達(dá)盡頭，然后過渡到Gate All Around(GAA)技術(shù)，預(yù)計2024年進(jìn)入量產(chǎn)，之后還有FSFET和CFET等技術(shù)。
△Source：IMEC
隨著時間發(fā)展，轉(zhuǎn)移到更小的制程節(jié)點會越來越貴，原有的單芯片設(shè)計方案讓位給小芯片(Chiplet)設(shè)計。IMEC的制程發(fā)展愿景，包括芯片分解至更小，將緩存和存儲器分成不同的晶體管單元，然后以3D排列堆疊至其他芯片功能上。這方法嚴(yán)重依賴后端供電網(wǎng)絡(luò)(BPDN)，將所有供電改到晶體管背面。
△Source：IMEC
借助系統(tǒng)技術(shù)合作最佳化，IMEC重新思考設(shè)計過程，對系統(tǒng)和目標(biāo)應(yīng)用需求建立結(jié)構(gòu)模式，然后利用這些知識提供資訊設(shè)計芯片。芯片拆分為獨立單元，以使用不同類型晶體管最佳化每個單元的性能特征，從而降低成本。其目標(biāo)之一就是將緩存及存儲器拆分到獨立3D堆疊設(shè)計層，降低芯片堆疊的復(fù)雜性。
△Source：IMEC
“CMOS 2.0”制程被認(rèn)為是通往真正3D芯片之路，目前AMD利用3D V-Cache技術(shù)將L3暫存堆疊在計算芯片頂部以增加容量。而IMEC的想法則是將整個緩存層次包含于自己架構(gòu)，L1、L2和L3緩存垂直堆疊在構(gòu)成處理核心的晶體管上。每層緩存都將用最適合的晶體管創(chuàng)建，由于SRAM微縮大幅減緩，這意味著可以讓SRAM未來使用舊節(jié)點以降低成本，理想情況下3D堆疊還可幫助緩解與大型緩存相關(guān)的延遲問題。
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