感謝ROHM公司提供的P02SCT3040KR-EVK-001評估板，有幸參與評估板的測試。拿到評估板的第一感覺就是扎實，評估板四層PCB的板子厚度達到了30mm；高壓區(qū)域也有明顯的標識。

隨箱附贈了四顆SiC MOSFET，分別是TO247-3封裝的SCT3040KL和TO247-4封裝的SCT3040KR，器件都是1200V、55A的管子，驅(qū)動電壓可以達到22V和-4V，推薦驅(qū)動電壓是18V和0V，這個相比于現(xiàn)有的需要負壓關斷的SiC而言，可以簡化電源結構，好評。

由于SiC MOSFET的導通關斷時間會相對較短，因為采用開爾文源極的封裝，可以消除功率電流回路對驅(qū)動回路的干擾，減小振蕩，降低驅(qū)動損耗。對于提升SiC MOSFET的可靠性。該套評估板在設計時候提供了兩類封裝的安裝位置，方便比較兩類封裝的差別。

首先看一下控制信號的邏輯關系，該評估板提供了兩種信號控制方式，Single-CLK和Dual/DP-CLK兩種輸入，利用JP201接線端進行選擇。

Single-CLK模式是，僅需要將EMABLE引腳使能，給IN_CLK輸入驅(qū)動信號即可，通過圖中的邏輯轉(zhuǎn)換生成HS和LS的驅(qū)動信號，而且通過加入RC電路實現(xiàn)延遲觸發(fā)，提供驅(qū)動信號的死區(qū)時間。

下圖為Single-CLK模式下的驅(qū)動電壓測試波形。其中Ch1：Vgs_LS，Ch2：Vgs_HS，Ch4：IN_CLK。測試頻率從20kHz測試到200kHz，驅(qū)動信號上升沿到驅(qū)動電壓Vgs_HS的上升沿時間間隔為1.7μs。

Single-CLK的出廠的死區(qū)時間大約為300ns。

此外實際測試中也發(fā)現(xiàn)，在采用Single-CLK的控制模式，由于HS和LS是經(jīng)過延遲觸發(fā)生成的，所以在INCLK沒有信號輸入時，LS的驅(qū)動電壓是一直導通的狀態(tài)。

下面測試一下，Dual/DP-CLK模式的信號輸入。在使用Dual/DP-CLK模式下，需要通過H(L)S_ALOW和IN_H(L)_CLK共同控制，在手冊中的描述為：

所以，這里可以使用兩種控制模式，一是ALOW直接默認下拉，IN_H_CLK輸入高電平，HS導通，相當于正邏輯控制；另一種是ALOW接到”H”電平，IN_H_CLK在低電平時HS導通，此時IN_H_CLK相當于反邏輯控制。

下圖是ALOW下拉，IN_H(L)_CLK輸入驅(qū)動信號后的輸出驅(qū)動電壓。其中Ch1：Vgs_LS，Ch2：Vgs_HS，Ch3：IN_L_CLK，Ch4：IN_H_CLK。

看了一下信號延遲，在直接用IN_H(L)_CLK輸入驅(qū)動信號下，傳輸延遲時間在400ns左右。

下面是才采用反邏輯的驅(qū)動測試，這也是手冊推薦在做雙脈沖采用的控制方式。Ch1：Vgs_LS，Ch3：IN_L_CLK。開通和關斷過程的傳輸延遲有所增加，達到近1μs的時間。

在實際測試的時候發(fā)現(xiàn)，如果采用這種ALOW和IN_H(L)_CLK的驅(qū)動邏輯，會存在上下橋臂直通的現(xiàn)象。包括IN_H_CLK和IN_L_CLK的輸入信號一致、IN_H_CLK和IN_L_CLK存在信號重疊部分時，都會導致半橋橋臂直通的現(xiàn)象。

針對上面的問題，查看了一下驅(qū)動信號的邏輯控制電路，發(fā)現(xiàn)在產(chǎn)生給后級驅(qū)動芯片BM6101FV-CE2的INA引腳的INA_HS和INS_LS的信號是經(jīng)過多次與非運算得到的，其信號邏輯是 和 ，所以在輸入信號完全一致相同時，會導致INA引腳信號直接的拉低，因此Dual/DP-CLK模式只適合單器件工作控制。

因為時間較為倉促，只進行了先相關驅(qū)動電路的測試，后續(xù)也將針對ROHM的SiC MOSFET器件性能和評估板的運行保護功能做更為詳盡的測試。非常感謝ROHM公司提供的P02SCT3040KR-EVK-001評估板，為后續(xù)應用SiC MOSFET器件進行產(chǎn)品設計，提供參考和設計經(jīng)驗，讓我們對SiC MOSFET器件的性能有了更為直觀的體驗。