0   引言

隨著通信技術(shù)的不斷發(fā)展，5G 技術(shù)作為當(dāng)前新一代通信的熱點(diǎn)技術(shù)將面臨很多研究課題，除了要傳輸?shù)退俾省⑿挃?shù)據(jù)外，還需要分析高速率、大帶寬數(shù)據(jù)，分析帶寬從100 MHz 提高到1 GHz，甚至更高帶寬。當(dāng)前最大的難題就是5G 高速率的傳輸將會(huì)導(dǎo)致信號的帶寬變大，因此對這些高速率的數(shù)據(jù)流進(jìn)行實(shí)時(shí)處理將變得更加困難^[1]。伴隨著數(shù)字化的高速發(fā)展，目前存儲(chǔ)是大容量數(shù)據(jù)存儲(chǔ)系統(tǒng)的核心部分，甚至?xí)绊懙较到y(tǒng)的性能。DDR最大的特點(diǎn)就是傳輸速率是時(shí)鐘的兩倍，數(shù)據(jù)同時(shí)在上升沿和下降沿同時(shí)采樣^[2]。本文提出一種基于DDR4 SDRAM 的高速數(shù)據(jù)緩存技術(shù)，主控器選用Xilinx 公司XCVU9P 系列FPGA 芯片，數(shù)據(jù)緩存器選用MT40A512M16HA-083E，通過對DDR4 SDRAM 的存儲(chǔ)尋址原理及DDR4 IP 核的讀寫控制邏輯的研究，實(shí)現(xiàn)了在250 MHz 的時(shí)鐘下，DDR4SDRAM 能夠正常進(jìn)行讀寫操作。經(jīng)過測試驗(yàn)證，讀寫數(shù)據(jù)正常，無數(shù)據(jù)丟失。

1   整體設(shè)計(jì)方案

整體設(shè)計(jì)方案使用模塊化，主要包括光口傳輸模塊、DDR4 存儲(chǔ)模塊、SRIO 接口模塊。本設(shè)計(jì)主要對控制芯片FPGA 內(nèi)部邏輯進(jìn)行了優(yōu)化設(shè)計(jì)，其中包括DDR4控制器、不同時(shí)鐘域之間的數(shù)據(jù)緩存FIFO。整體方案傳輸流程如圖1 所示。

●   光口模塊：主要是接收采集模塊傳輸過來的數(shù)據(jù)。

●   DDR4 存儲(chǔ)模塊：用于緩存數(shù)據(jù)，由于SRIO 接口的數(shù)據(jù)傳輸速率慢，需要通過DDR4 存儲(chǔ)模塊先將高速數(shù)據(jù)存儲(chǔ)到DDR4 中，然后再通過SRIO 的時(shí)鐘將數(shù)據(jù)傳輸給SRIO 接口模塊。

●   SRIO 接口模塊：接收DDR4 讀出來的數(shù)據(jù)，然后傳輸給上位機(jī)進(jìn)行測試分析。

2   DDR4 SDRAM內(nèi)部結(jié)構(gòu)

DDR4 SDRAM 是一種內(nèi)部可配置高速動(dòng)態(tài)隨機(jī)存儲(chǔ)器，其內(nèi)部由多個(gè)Bank 組成，Bank 又是由很多行和列構(gòu)成^[3]，DDR4 的尋址操作就是對行列地址進(jìn)行操作。DDR4存儲(chǔ)器有幾個(gè)重要概念，即Bank、Bank Group及Page， 例如512Mx16 的8 Gb 容量的DDR4， 內(nèi)部主要包括2 個(gè)Bank Group，每個(gè)Bank Group 包括4 個(gè)Bank[3]。每個(gè)Bank 是由多個(gè)Page 組成的，通過多Page地址去選擇相應(yīng)的Page。

3   DDR4控制器模塊設(shè)計(jì)

DDR4 控制器模塊設(shè)計(jì)如圖2 所示，將控制器分為IDLE、WR-DELAY、DDR-WR_s、RD_DELAY 和DDR_RD_s 五個(gè)模塊。

●   IDLE：初始化狀態(tài)。主要對DDR4 內(nèi)部的信號進(jìn)行初始化。當(dāng)收到rd_en_reg 和rd_dat_s_reg 信號同時(shí)有效時(shí)，將進(jìn)入RD_DELAY 狀態(tài)；當(dāng)收到wr_en_reg 信號有效時(shí)，進(jìn)入WR_DELAY 狀態(tài)；如果在該狀態(tài)下沒有收到相應(yīng)的有效信號將繼續(xù)保持該狀態(tài)。

●   WR-DELAY：寫等待狀態(tài)。當(dāng)在此狀態(tài)下收到rd_en_reg 有效時(shí)將會(huì)跳到IDLE 狀態(tài)；在沒有收到rd_en_reg 有效時(shí)，根據(jù)條件app_bl_cnt >= WR_BURST_CNT 來判斷是否已經(jīng)寫到規(guī)定的數(shù)據(jù)量，如果已經(jīng)寫到規(guī)定的數(shù)據(jù)量，將繼續(xù)保持在該狀態(tài)，等待其他有效信號的到來，如果沒有寫到規(guī)定的數(shù)據(jù)量，判斷寫FIFO的wr_prog_empty 信號，如果wr_prog_empt 無效則跳轉(zhuǎn)到DDR_WR_S狀態(tài)，反之wr_prog_empt 有效， 則繼續(xù)在該狀態(tài)下等待有效信號到來。

● DDR_WR_s：寫狀態(tài)。此狀態(tài)主要是往DDR4 里寫數(shù)據(jù)，由于DDR4 IP 核內(nèi)的Burst Length 設(shè)為了8[4]，所以根據(jù)條件ddr_cnt ==WR_BURST_NUM 來判斷，當(dāng)ddr_cnt 計(jì)數(shù)到了WR_BURST_NUM 的值時(shí)，會(huì)跳轉(zhuǎn)到WR-DELAY 狀態(tài)，如果沒有計(jì)數(shù)到WR_BURST_NUM 的值，則繼續(xù)保持在該狀態(tài)。

● RD_DELAY：讀等待狀態(tài)。當(dāng)在此狀態(tài)下收到wr_en_reg 有效時(shí)將會(huì)跳轉(zhuǎn)到IDLE 狀態(tài)；在沒有收到wr_en_reg 有效時(shí)，根據(jù)讀FIFO 的rd_prog_full 信號來判斷，如果rd_prog_full 有效時(shí)則繼續(xù)在該狀態(tài)下等待，若無效則根據(jù)條件app_bl_cnt >= RD_BURST_CNT 來判斷，如果計(jì)數(shù)達(dá)到了設(shè)定的讀數(shù)據(jù)量，則會(huì)跳轉(zhuǎn)到IDLE 狀態(tài)，若沒有到達(dá)設(shè)定的讀數(shù)據(jù)量，則跳轉(zhuǎn)到DDR_RD_s 狀態(tài)。

● DDR_RD_s：讀狀態(tài)。此狀態(tài)主要是將DDR4里的數(shù)據(jù)往外讀，根據(jù)條件ddr_cnt >= RD_BURST_CNT 來判斷，當(dāng)計(jì)數(shù)達(dá)到設(shè)定的讀數(shù)據(jù)量時(shí)則會(huì)跳轉(zhuǎn)到IDLE 狀態(tài)，如果沒有達(dá)到設(shè)定的讀數(shù)據(jù)量，且讀FIFO 的rd_prog_full 信號有效，則會(huì)繼續(xù)在該狀態(tài)下讀取DDR4 里的數(shù)據(jù)。

4   仿真驗(yàn)證

采用Vivado 2018.3 軟件，其中FPGA 芯片型號為XCVU9P-flga2104-1-i，進(jìn)行開發(fā)板上驗(yàn)證。在光口模塊產(chǎn)生一組遞增數(shù)，通過光口將數(shù)據(jù)發(fā)送給DDR4 存儲(chǔ)模塊。通過在ILA 抓取相應(yīng)的信號來觀察DDR4。圖3 是通過ILA 抓取的DDR4 內(nèi)部信號狀態(tài)圖^[5]。

圖3 DDR4寫狀態(tài)1

通過圖3 可以看出，一開始DDR4 處于初始化狀態(tài)，當(dāng)wr_en_reg 變成高電平時(shí)，state 跳轉(zhuǎn)到WR_DELAY狀態(tài)；當(dāng)wr_prog_empty 變成低電平時(shí)，state 跳轉(zhuǎn)到DDR_WR_s 狀態(tài)。之后，當(dāng)app_bl_cnt 計(jì)數(shù)到96250時(shí)，state 跳轉(zhuǎn)到WR_DELAY；如果對寫數(shù)據(jù)部分放大，可以看出數(shù)據(jù)是遞增數(shù)；當(dāng)rd_en_reg 和rd_dat_s_reg同時(shí)有效時(shí)，state 從IDLE 狀態(tài)跳轉(zhuǎn)到RD_DELAY 狀態(tài)，當(dāng)rd_prog_full 為低電平時(shí)，且app_bl_cnt 未計(jì)數(shù)到RD_BURST_CNT， 這個(gè)state 從RD_DELAY 狀態(tài)跳轉(zhuǎn)到DDR_RD_s 狀態(tài)；當(dāng)ddr_cnt 計(jì)數(shù)到768000 時(shí)，state 從DDR_RD_s 狀態(tài)跳轉(zhuǎn)到IDLE 狀態(tài)；圖4 是對讀數(shù)據(jù)部分放大，可以看出數(shù)據(jù)是正整數(shù)。

圖4 DDR4讀狀態(tài)3

5   結(jié)束語

本研究在Xilinx 公司的XCVU9P 系列FPGA 芯片上完成了DDR4 存儲(chǔ)模塊的讀寫狀態(tài)機(jī)的設(shè)計(jì)、代碼編寫以及驗(yàn)證。使用其內(nèi)部自帶的DDR4 SDRAM（MIG）IP 核進(jìn)行例化核設(shè)計(jì)。經(jīng)過開發(fā)板上驗(yàn)證，實(shí)現(xiàn)在250 MHz 時(shí)鐘下對DDR4 SDRAM 的讀/ 寫操作，數(shù)據(jù)無丟失，能夠保證高速率、大帶寬數(shù)據(jù)正常傳輸，該傳輸機(jī)制具有良好的可靠性、適用性及有效性。

參考文獻(xiàn)：

[1] 袁行猛,陳亮,徐蘭天.基于CPRI協(xié)議的5G基帶數(shù)據(jù)傳輸技術(shù)的研究與實(shí)現(xiàn)[J].電子產(chǎn)品世界,2019,26(04):41-45+61.

[2] 張亞軍.實(shí)時(shí)頻譜儀的數(shù)字中頻處理設(shè)計(jì)與實(shí)現(xiàn)[D].成都:電子科技大學(xué),2017.

[3] 汪繼友.一種特殊應(yīng)用場景下的DDR4寫緩沖設(shè)計(jì)與驗(yàn)證[D].合肥:安徽大學(xué),2019.

[4] 蘇健淵.基于ARM+FPGA的多屏圖像顯示系統(tǒng)研究[D].西安:西安電子科技大學(xué),2014.

[ 5 ] 武春鋒. 基于DDR4 SDRAM的光電圖像實(shí)時(shí)存儲(chǔ)技術(shù)研究[D].北京:中國科學(xué)院大學(xué),2018.

（本文來源于《電子產(chǎn)品世界》雜志2021年8月期）