0   引言

隨著全球移動通信技術(shù)向著網(wǎng)絡(luò)化和寬帶化趨勢發(fā)展，5G 商用的步伐已經(jīng)到來。5G 商用的基站和手機也已經(jīng)開始部署與批量生產(chǎn)。現(xiàn)在，儀表除了能夠分析6 GHz 以下頻率的信號以外，還需要分析微波、毫米波等波形。毫米波傳輸?shù)募夹g(shù)難點主要在于5G 極高速的傳輸速率導(dǎo)致信號帶寬和基帶信號處理速度都將大大增加，對極高速數(shù)據(jù)流的實時處理和解析使得測試變得更加困難，作為測試技術(shù)的先行者，測試儀表5G 功能毫米波測試技術(shù)開發(fā)也已提上日程^[1]。

毫米波現(xiàn)在的信號帶寬已經(jīng)達到400 MHz，如此寬的信號帶寬需求對信號的采樣率提出了很高的要求，前端的AD 處理是信號成功采集的第一步。隨著技術(shù)的快速發(fā)展，AD 處理能力也得到了較高提升，具有大于5 Gsps 采樣處理能力的采集單元也已經(jīng)問世，為毫米波的成功實現(xiàn)奠定了基礎(chǔ)。實現(xiàn)過程中選定的AD 芯片一般具有較高采樣率，簡化了RF 信號到數(shù)字信號的接口要求。內(nèi)部集成數(shù)字下變頻器（DDC），以及數(shù)控振蕩器（NCO）和輸出數(shù)據(jù)提供了串行連接可配置的JESD204B 的接口。

基帶接收處理模塊是滿足多通道接收、不同系統(tǒng)帶寬、不同子載波間隔、多用戶基帶接收的指標要求，完成參數(shù)靈活可配單用戶、多用戶基帶信號接收功能，滿足5G 終端的低延時、高效率、高質(zhì)量的處理能力。FPGA 是現(xiàn)階段實現(xiàn)采用的主流方式，具有處理較強的數(shù)字能力，設(shè)計采用了Xilinx 公司的FPGA 芯片作為主要的實現(xiàn)平臺。

為了實現(xiàn)基帶數(shù)據(jù)成功采集后的離線分析，采用FPGA 與DSP 互聯(lián)功能把采集的數(shù)據(jù)經(jīng)乒乓模式寫入DSP，由DSP 隨機取數(shù)進行離線分析，突破了高速信號不易實時分析的難題。毫米波的接收系統(tǒng)如圖1 所示。

作者簡介：袁行猛（1988—），男，工程師，研究方向：信號與信息處理。

1   系統(tǒng)架構(gòu)

基于乒乓切換的5G 毫米波基帶數(shù)據(jù)傳輸系統(tǒng)如圖2 所示，該系統(tǒng)實現(xiàn)了射頻單元采集的毫米波數(shù)據(jù)到FPGA 的傳輸，高速數(shù)據(jù)經(jīng)過處理緩存到DSP 中作為數(shù)據(jù)解析使用的數(shù)據(jù)通路。其中，數(shù)據(jù)采集部分使用高精度、高采樣率AD 芯片，通過高速JESD 接口傳輸?shù)紽PGA 中，為了方便數(shù)據(jù)的處理與存取，要設(shè)計傳輸機制能正確存儲數(shù)據(jù)的DSP。5G 毫米波的存儲主要有兩個難點；①高速數(shù)據(jù)接口設(shè)計：在收端，數(shù)據(jù)轉(zhuǎn)換模塊將高速采樣的數(shù)據(jù)處理成指定速率的IQ 數(shù)據(jù)；②獲取高速的IQ 數(shù)據(jù)后通過調(diào)度保證數(shù)據(jù)不丟失連續(xù)寫入DSP 中。本次研究成功設(shè)計出高速接口交互與數(shù)據(jù)調(diào)度算法成功解決了這兩個難題，并應(yīng)用到測試儀表中。

2   5G物理層概述

物理層資源的靈活配置是5G 系統(tǒng)物理層資源的重要特征^[2]。靈活的幀結(jié)構(gòu)、時頻資源的靈活配置以及靈活的時隙配置確保了5G 能滿足不同業(yè)務(wù)需求，適應(yīng)不同應(yīng)用場景。

圖3 為5G NR 的幀結(jié)構(gòu)及相關(guān)參數(shù)。

在時域上，常規(guī)CP 下，每個時隙包含了14 個OFDM符號；在頻域上，12 個子載波構(gòu)成一個資源塊(Resource Block，RB)， 多個連續(xù)的RB 構(gòu)成一個帶寬部分(Bandwidth Part，BWP)， 多個BWP 構(gòu)成一個NR 載波。

NR 支持從1 GHz到毫米波段范圍的頻譜，R15 中定義了兩個頻率范圍（FR）：FR1：450 MHz-6 GHz，通常指Sub-6 GHz，最大帶寬為100 MHz；FR2：24.25 GHz-52.6 GHz，通常指毫米波，最大帶寬為400 MHz。

基于終端的能力，3GPP 限制單個小區(qū)有效子載波數(shù)不超過3 300（FFT 點數(shù)不超過4 096），因此不同子載波間隔情況下支持的小區(qū)最大帶寬不一樣，每種帶寬配置下的最大RB 數(shù)如表1。

3   數(shù)據(jù)傳輸設(shè)計

由上節(jié)介紹可知，5G 毫米波的信號帶寬已達400 MHz，對于接收來說，這需要前端射頻具有較高采樣率。本次設(shè)計采用491.52 MHz 采樣率進行數(shù)據(jù)的采集^[3]。根據(jù)5G 的參數(shù)集與幀格式可知，要想對5G信號進行分析解調(diào)需要至少10 ms 有效數(shù)據(jù)^[4]，因此10 ms 內(nèi)的數(shù)據(jù)量已經(jīng)達4 915 200 個IQ 數(shù)據(jù)，正常存取這么多數(shù)據(jù)，整個鏈路速率至少要15.7 Gb/s。設(shè)計中基帶板的DSP 接口采用SRIO 口協(xié)議，有效速率只有16 bp/s，直接傳輸已接近理論最大值，很難保存連續(xù)有效的10 ms 數(shù)據(jù)。設(shè)計中采用射頻與DSP 之間增加DDR4 作為緩存解決這一難題。

3.1 功能設(shè)計

通過高采樣率AD 板卡采集5G 毫米波段信號，全部在FPGA 中處理，連續(xù)采樣的發(fā)端數(shù)據(jù)I、Q 各16 bit，組成32 bit 數(shù)據(jù)通路，對應(yīng)的速率491.52 Mb/s線速率，此時的32 bit 位寬數(shù)據(jù)是一直有效數(shù)據(jù)，每10 ms 進行頻譜與時域信號處理。緊接著每20 ms 乒乓切換模式，接收采樣開始觸發(fā)信號，開始從頭采樣數(shù)據(jù)，10 ms 數(shù)據(jù)持續(xù)不斷地送入DDR4 中，DDR4 的速率最高可達1 Gb/s，速率完全可以滿足存儲需求，然后在下一個20 ms 對接收到的數(shù)據(jù)進行觸發(fā)，并把10 ms 數(shù)據(jù)持續(xù)不斷讀出到DSP，此時讀出速率可以降低，以滿足SRIO 口速率要求；把數(shù)據(jù)連續(xù)讀出到DSP，由DSP 進行部分毫米波數(shù)據(jù)分析解調(diào)，把解調(diào)結(jié)果通過網(wǎng)口傳給上位機顯示結(jié)果，具體實現(xiàn)流程如圖4 示。

3.2 算法設(shè)計

1) 乒乓緩存

把整個信號分成40 ms，其中20 ms 作為信號采集和存儲使用，另一個20 ms 作為信號的讀取、分析以及傳輸解調(diào)結(jié)果使用，由此每40 ms 一個循環(huán)，其中每20 ms 作為乒乓切換功能使用，這里主要靠FPGA 產(chǎn)生定時采集與接收觸發(fā)來控制整個實現(xiàn)流程。

2) 數(shù)據(jù)流控制

我們考慮，由于數(shù)據(jù)采集速率很快，DDR4 的工作時鐘很高，但DDR 讀寫操作時有突發(fā)長度的要求，所以分別設(shè)計時序控制，寫操作之前放一個FIFO，要求其中數(shù)據(jù)量至少有突發(fā)長度時才往DDR 里面寫。DDR 讀操作時也同樣設(shè)計對應(yīng)的時序控制，由于DDR 讀出時鐘很快，一次讀出數(shù)據(jù)量就是突發(fā)長度個數(shù)，這里同樣設(shè)計一個FIFO，當(dāng)FIFO 快達到自定義滿標志時就停止從DDR 中讀出數(shù)據(jù)，具體讀寫控制流程如圖5 所示。

3) 在毫米波采集之后，需要進行數(shù)據(jù)的頻譜與時域分析，數(shù)據(jù)速率為491.52 MHz，此時需要轉(zhuǎn)化為122.88 MHz 采樣率，在rx 端的數(shù)據(jù)處理之前進行4 倍抽取處理，這里采用2 個2 級半帶抽取濾波器，處理過后的數(shù)據(jù)連續(xù)進行時頻域分析。處理過的數(shù)據(jù)進行和有效數(shù)據(jù)的組合，本設(shè)計是放到10 ms 數(shù)據(jù)頭位置，傳給DSP 之后，由DSP 識別并取出。

4   仿真驗證與實際應(yīng)用

采用Vivado 2018.3 軟件進行本次開發(fā)工作，開發(fā)的FPGA 芯片型號為xcku060-ffva1156-2-i，本次設(shè)計通過上基帶板以及整個采集平臺，最終驗證本次設(shè)計的可行性。

圖6 所示是設(shè)計的整體開發(fā)框架。

通過連接整機射頻后實際采樣，傳輸給DDR 后又讀出到DSP 的時序圖，圖7 是DDR 寫操作，圖8 是上板后DDR 的讀操作的真實結(jié)果。

最后通過仿真?zhèn)鬏斀o上位機顯示，如圖9 所示，5G毫米波波段，400M 帶寬信號已經(jīng)正常顯示與解調(diào)，說明了設(shè)計的正確性。

通過仿真以及最終的顯示結(jié)果可以發(fā)現(xiàn)，通過前端AD 采樣后，經(jīng)過本設(shè)計的傳輸機制，數(shù)據(jù)每40 ms 存取10 ms 有效信號，然后用20 ms 取數(shù)與分析，最終送到上位機顯示，可以發(fā)現(xiàn)已經(jīng)正常解調(diào)，從而說明設(shè)計的功能正常，滿足5G 毫米波段400 MHz 信號的傳輸與解調(diào)。

5   結(jié)論

本研究完成了5G 毫米波基帶數(shù)據(jù)的研究與實現(xiàn)功能。為了構(gòu)建基帶單元BBU和射頻單元RFU 之間數(shù)據(jù)通路，需將具有較高采樣率的5G 信號正常存取到DSP 用于分析解調(diào)。本設(shè)計主要研究開發(fā)了基于乒乓切換存取的機制、數(shù)據(jù)流控制機制，以及防止DDR 讀取出錯的預(yù)防機制。經(jīng)過仿真和硬件驗證了傳輸?shù)恼_性，確定了本研究的可行性。

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（本文來源于《電子產(chǎn)品世界》雜志2021年4月期）