輕松支持硬件虛擬化

Speedster7t NoC通過利用NAP及其AXI接口，為設(shè)計(jì)人員提供了在單個(gè)FPGA中創(chuàng)建虛擬化安全硬件的獨(dú)特能力。將可編程邏輯設(shè)計(jì)直接連接到NoC只需要在邏輯設(shè)計(jì)中實(shí)例化一個(gè)NAP及其AXI4接口即可。每個(gè)NAP還具有一個(gè)相關(guān)的地址轉(zhuǎn)換表（ATT），該表將NAP上的邏輯地址轉(zhuǎn)換為NoC上的物理地址。NAP的ATT允許可編程邏輯模塊使用本地地址，同時(shí)將NoC定向事務(wù)映射到NoC全局存儲(chǔ)映射所分配的地址。此項(xiàng)重新映射功能可以以多種方式使用。例如，它可以用于允許加速引擎的所有相同副本使用基于零的虛擬尋址，同時(shí)將數(shù)據(jù)流量從每個(gè)加速引擎發(fā)送到不同的物理存儲(chǔ)位置。

每個(gè)ATT條目還包含一個(gè)訪問保護(hù)位，以防止該節(jié)點(diǎn)訪問被禁止的地址范圍。該功能提供了一種重要的進(jìn)程間安全機(jī)制，可防止同時(shí)在一個(gè)Speedster7t FPGA上運(yùn)行的多個(gè)應(yīng)用或多個(gè)任務(wù)干擾分配給其他應(yīng)用或任務(wù)的存儲(chǔ)模塊。這種安全機(jī)制還有助于防止由于意外、偶然甚至是故意的存儲(chǔ)地址沖突而導(dǎo)致系統(tǒng)崩潰。此外，設(shè)計(jì)人員可以使用此方案阻止邏輯功能訪問整個(gè)存儲(chǔ)設(shè)備。

Memory Space：存儲(chǔ)空間

圖5：致力于開發(fā)同一個(gè)FPGA的多個(gè)設(shè)計(jì)團(tuán)隊(duì)

簡(jiǎn)化團(tuán)隊(duì)協(xié)同設(shè)計(jì)

基于團(tuán)隊(duì)的協(xié)同化FPGA設(shè)計(jì)并不是一個(gè)新的概念，但是底層架構(gòu)和布線依賴于FPGA的其他部分，從而使得實(shí)現(xiàn)這個(gè)簡(jiǎn)單概念非常具有挑戰(zhàn)性。一旦一個(gè)團(tuán)隊(duì)完成了設(shè)計(jì)的一部分，另一個(gè)設(shè)計(jì)其他部分的團(tuán)隊(duì)在嘗試訪問設(shè)備另一端的資源時(shí)，通常會(huì)遇到挑戰(zhàn)，因?yàn)樾枰谝呀?jīng)完成的設(shè)計(jì)部分進(jìn)行布線。同樣，對(duì)一部分已進(jìn)行設(shè)計(jì)布線的FPGA的區(qū)域或大小進(jìn)行更改，可能會(huì)對(duì)所有其他FPGA設(shè)計(jì)模塊產(chǎn)生連鎖影響。

使用Speedster7t NoC，可以將設(shè)計(jì)模塊映射到FPGA的任何部分，并且可以對(duì)資源分配進(jìn)行更改，而不會(huì)影響其他FPGA模塊的時(shí)序、布局或布線。由于器件中所有的NAP都支持每個(gè)設(shè)計(jì)模塊無限制地訪問NoC進(jìn)行通信，因此使得基于團(tuán)隊(duì)的設(shè)計(jì)成為可能。因此，如果一個(gè)設(shè)計(jì)的某個(gè)部分在規(guī)模上有所增大，只要有足夠的FPGA資源可用，數(shù)據(jù)流就會(huì)由NoC自動(dòng)管理，從而使設(shè)計(jì)人員不必?fù)?dān)心是否滿足時(shí)序，以及對(duì)其他團(tuán)隊(duì)成員正在進(jìn)行的設(shè)計(jì)的其他部分可能帶來的后續(xù)影響。

Design Team：設(shè)計(jì)團(tuán)隊(duì)

圖6：獨(dú)立的I/O和邏輯驗(yàn)證

通過獨(dú)立的接口和邏輯驗(yàn)證加快設(shè)計(jì)速度

Speedster7t NoC的另一個(gè)獨(dú)特功能是支持設(shè)計(jì)人員獨(dú)立于用戶邏輯去配置和驗(yàn)證I/O連接。例如，一個(gè)設(shè)計(jì)團(tuán)隊(duì)可以驗(yàn)證PCIe至GDDR6的接口，而另一個(gè)設(shè)計(jì)團(tuán)隊(duì)可以獨(dú)立地驗(yàn)證內(nèi)部邏輯功能。這種獨(dú)立操作之所以能夠?qū)崿F(xiàn)，是因?yàn)镹oC的外圍部分連接了PCIe、GDDR6、DDR4和FCU，而不會(huì)消耗任何FPGA資源。這些連接可以在不使用任何HDL代碼的情況下進(jìn)行測(cè)試，從而可以同時(shí)獨(dú)立地驗(yàn)證接口和邏輯。該功能消除了驗(yàn)證步驟之間的依賴關(guān)系，并實(shí)現(xiàn)了比傳統(tǒng)FPGA架構(gòu)更快的總體驗(yàn)證速度。

Design Team 1: I/O Verification：設(shè)計(jì)團(tuán)隊(duì)1：I/O驗(yàn)證

Design Team 2: Logic Verification：設(shè)計(jì)團(tuán)隊(duì)2：邏輯驗(yàn)證

圖7：分組模式下的數(shù)據(jù)總線重排

采用分組模式（Packet Mode）簡(jiǎn)化400 Gbps以太網(wǎng)應(yīng)用

在FPGA中實(shí)現(xiàn)高速400 Gbps以太網(wǎng)數(shù)據(jù)通路所面臨的挑戰(zhàn)是找到一種能夠滿足FPGA性能要求的總線位寬。對(duì)于400G以太網(wǎng)，全帶寬運(yùn)行的唯一可行選擇是運(yùn)行在724 MHz的1,024位總線，或運(yùn)行在642 MHz的2,048位總線。如此寬的總線難以布線，因?yàn)樗鼈冊(cè)贔PGA架構(gòu)內(nèi)消耗了大量的邏輯資源，即使在最先進(jìn)的FPGA中也會(huì)在這樣的速率要求下產(chǎn)生時(shí)序收斂挑戰(zhàn)。

但是，在Speedster7t架構(gòu)中，設(shè)計(jì)人員可以使用一種稱為分組模式（packet mode）的新型處理模式，其中傳入的以太網(wǎng)流被重新排列為四個(gè)較窄的32字節(jié)數(shù)據(jù)包，或者四條獨(dú)立的以506 MHz頻率運(yùn)行的256位總線。這種模式的優(yōu)點(diǎn)包括：當(dāng)數(shù)據(jù)包結(jié)束時(shí)減少了字節(jié)的浪費(fèi)，并且可以并行傳輸數(shù)據(jù)，而不必等到第一個(gè)數(shù)據(jù)包完成后才開始第二個(gè)數(shù)據(jù)包的傳輸。Speedster7t FPGA架構(gòu)的設(shè)計(jì)旨在通過將以太網(wǎng)MAC直接連接到特定的NoC列，然后使用用戶實(shí)例化的NAP從NoC列連接到邏輯陣列中，從而啟用分組模式。使用NoC列，數(shù)據(jù)可以沿著該列被發(fā)送到FPGA架構(gòu)中的任何位置，以便進(jìn)一步處理。使用ACE設(shè)計(jì)工具配置分組模式，可大大簡(jiǎn)化用戶設(shè)計(jì)，并在處理400 Gbps以太網(wǎng)數(shù)據(jù)流時(shí)提高了效率。

Packet：數(shù)據(jù)包

Byte：字節(jié)

圖8：使用分組模式的400 Gbps以太網(wǎng)

降低邏輯占用并提高整體FPGA性能

與以前的傳統(tǒng)FPGA相比，Speedster7t NoC具有更大的靈活性和更簡(jiǎn)單的設(shè)計(jì)方法。一個(gè)潛在的好處是NoC會(huì)自動(dòng)減少給定設(shè)計(jì)所需的邏輯量，設(shè)計(jì)可以使用NoC代替FPGA邏輯陣列來進(jìn)行模塊間布線。ACE設(shè)計(jì)工具自動(dòng)管理將設(shè)計(jì)單元連接到Speedster7t NoC的復(fù)雜性，因此設(shè)計(jì)人員無需編寫HDL代碼即可實(shí)現(xiàn)生產(chǎn)率。這種方法簡(jiǎn)化了實(shí)現(xiàn)時(shí)序收斂的耗時(shí)挑戰(zhàn)，同時(shí)又不會(huì)由于FPGA邏輯陣列內(nèi)的布線擁塞而降低整體應(yīng)用性能。NoC還可以在不犧牲FPGA性能的情況下提高器件利用率，并且可以顯著增加可用于計(jì)算的查找表（LUT）數(shù)量。

為了強(qiáng)調(diào)這一優(yōu)勢(shì)，我們創(chuàng)建了一個(gè)支持二維輸入圖像卷積的示例設(shè)計(jì)。每個(gè)模塊都使用Speedster7t機(jī)器學(xué)習(xí)處理器（MLP）和BRAM模塊，每個(gè)MLP在一個(gè)周期內(nèi)執(zhí)行12次int8乘法。將40個(gè)二維卷積模塊鏈接在一起，以利用器件中幾乎所有可用的BRAM和MLP資源。總共有40個(gè)二維卷積示例設(shè)計(jì)實(shí)例并行運(yùn)行，使用了94％的MLP、97％的BRAM、但僅使用了8％的LUT。在總的可用LUT中，其余92％的LUT仍可被用于其他功能。

隨著更多的實(shí)例被內(nèi)置于器件中，單個(gè)單元模塊的最高頻率（FMAX）不會(huì)降低。該設(shè)計(jì)能夠保持性能，因?yàn)檫M(jìn)出每個(gè)二維卷積模塊的數(shù)據(jù)可以直接從連接到NoC的NAP訪問GDDR6內(nèi)存，而無需通過FPGA邏輯陣列進(jìn)行布線。

圖9：一個(gè)帶有40個(gè)二維卷積模塊實(shí)例的Speedster7t器件

結(jié)論

Speedster7t NoC實(shí)現(xiàn)了FPGA設(shè)計(jì)過程的根本轉(zhuǎn)變。Achronix是第一家實(shí)現(xiàn)二維片上網(wǎng)絡(luò)（2D NoC）的FPGA公司，該2D NoC可以連接所有的系統(tǒng)接口和FPGA邏輯陣列。這種新型架構(gòu)使Achronix公司的FPGA特別適用于高帶寬應(yīng)用，同時(shí)顯著提高了設(shè)計(jì)人員的生產(chǎn)率。由于NoC管理了FPGA中設(shè)計(jì)的數(shù)據(jù)加速器和高速數(shù)據(jù)接口之間的所有網(wǎng)絡(luò)功能，因此設(shè)計(jì)人員只需要設(shè)計(jì)其數(shù)據(jù)加速器并將其連接到NAP原語即可。ACE和NoC負(fù)責(zé)其他所有事務(wù)。通過使用NoC，FPGA設(shè)計(jì)人員將受益于：

●   在整個(gè)FPGA邏輯陣列中簡(jiǎn)化高速數(shù)據(jù)分發(fā)

●   自動(dòng)將PCIe接口連接到存儲(chǔ)器

●   在獨(dú)立的FPGA邏輯陣列模塊上實(shí)現(xiàn)安全的局部重新配置

●   輕松支持硬件虛擬化

●   簡(jiǎn)化團(tuán)隊(duì)化設(shè)計(jì)

●   通過獨(dú)立的接口和邏輯驗(yàn)證加快設(shè)計(jì)速度

●   采用分組模式簡(jiǎn)化400 Gbps以太網(wǎng)應(yīng)用

●   降低邏輯占用并提高整體FPGA性能

Achronix半導(dǎo)體公司