三星的6nm、5nm、4nm工藝都是7nm改良：3nm棄用FinFET
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7nm工藝的產(chǎn)品已經(jīng)遍地開花，Intel的10nm處理器也終于在市場(chǎng)登陸，不過，對(duì)于晶圓巨頭們來(lái)說(shuō)，制程之戰(zhàn)卻越發(fā)膠著。
本文引用地址：http://www.biyoush.com/article/201910/406084.htm在日前一場(chǎng)技術(shù)交流活動(dòng)中，三星重新修訂了未來(lái)節(jié)點(diǎn)工藝的細(xì)節(jié)。
三星稱，EUV后，他們將在3nm節(jié)點(diǎn)首發(fā)GAA MCFET（多橋通道FET）工藝。由于FinFET的限制，預(yù)計(jì)在5nm節(jié)點(diǎn)之后會(huì)被取代。
實(shí)際上，5nm在三星手中，也僅僅是7nm LPP的改良，可視為導(dǎo)入第二代EUV的一代。7nm LPP向后有三個(gè)迭代版本，分別是6nm LPP、5nm LPE和4nm LPE。
相較于年初的路線圖，三星6LPP只是簡(jiǎn)單地引入SDB，從而提供了1.18倍的密度改進(jìn)。另一個(gè)改變是刪除4LPP節(jié)點(diǎn)，在路線圖上只留下4LPE。最后，三星將3 GAAE和3 GAAP更名為3 GAE和3 GAP。
關(guān)于工藝核心指標(biāo)，5nm LPE雖然沿用7nm LPP的晶體管和SRAM，但性能增強(qiáng)了11%，UHD下的密度會(huì)接近130 MTr/mm2，終于第一次超過了Intel 10nm和臺(tái)積電7nm。
在4nm LPE上（2021年推出），三星可以做到137 MTr/mm2的密度，接近臺(tái)積電5nm。
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