100G的RX另一個(gè)難點(diǎn)是CTLE，又要寬帶、又要Peaking可調(diào)、又要保持線性度，設(shè)計(jì)難度很高。這篇里面沒有集成CTLE。

　　TX方面這篇選擇了Half Rate結(jié)構(gòu)，這是在超過100G的TX里唯一一篇Half Rate的結(jié)構(gòu)。Half Rate和Quad Rate相比，時(shí)鐘的頻率更高，因此更難傳輸。但是它簡(jiǎn)化了MUX的設(shè)計(jì)，最后一級(jí)MUX是只需要2:1即可，這是TX里速度最高的節(jié)點(diǎn)，2：1相比于4：1可以減小很多寄生電容。盡管大部分100G TX選擇了Quad Rate，但我覺得不一定就比Half Rate有優(yōu)勢(shì)。畢竟時(shí)鐘通路只需要單頻(窄帶)即可，而數(shù)據(jù)通路是寬帶的。窄帶電路比寬帶電路容易設(shè)計(jì)多了。這樣Half Rate實(shí)際上是把寬帶通路上的負(fù)擔(dān)轉(zhuǎn)移到窄帶上來，應(yīng)該帶來優(yōu)勢(shì)才對(duì)。一般說傳25GHz的時(shí)鐘太費(fèi)電，但如果可以加電感和傳輸線做諧振的話，其實(shí)時(shí)鐘傳輸網(wǎng)絡(luò)耗電量不會(huì)特別大?？上н@篇沒有給出時(shí)鐘和MUX電路的具體實(shí)現(xiàn)。

　　TX里還用到了一個(gè)小技術(shù)，通過正反饋來提高反相器的速度，使上升下降沿更陡峭，其實(shí)有點(diǎn)類似均衡的概念。去年ISSCC有兩篇采用了類似做法。我仿過這樣的結(jié)構(gòu)，應(yīng)該是有效的，但要消耗更多功耗。

　　6)128Gb/s TX from IBM

　　這篇的亮點(diǎn)在于對(duì)4：1 MUX的優(yōu)化。TX的結(jié)構(gòu)和去年Intel的112G比較接近，也是采用CML的Driver。提一句，在56G采用SST作為TX Driver的居多。

　　高速串口的TX基本上就是一個(gè)Serilizer再加一個(gè)Driver。越往前速度越低，所以我們應(yīng)該盡量簡(jiǎn)化后級(jí)，把負(fù)擔(dān)推往前級(jí)速度比較低比較好處理的地方。這篇大致是這個(gè)思路。在MUX這一級(jí)去掉了Stack的時(shí)鐘晶體管，而在前級(jí)添加一些邏輯產(chǎn)生1UI的脈沖信號(hào)。

　　很多時(shí)候電路的優(yōu)化都是在一個(gè)個(gè)trade-off之間做取舍。宏觀的指導(dǎo)思想就是把負(fù)擔(dān)留給更容易解決的地方去解決。這篇是把負(fù)擔(dān)推向前級(jí)速度較慢的電路，上一篇是把負(fù)擔(dān)推向窄帶的時(shí)鐘路徑。

　　7)112G TX in 40nm CMOS from Yuan Ze University

　　這是來自臺(tái)灣學(xué)術(shù)界的一篇論文，用40nm做出了112G的TX，非常令人印象深刻。話說我跟此文作者之前認(rèn)識(shí)，碰過幾次面，還一起流過一次片。這篇論文即反映了學(xué)術(shù)界的無奈也反映了學(xué)術(shù)界應(yīng)該選的方向。無奈在于拿不到/負(fù)擔(dān)不起最先進(jìn)的工藝，只能在落后工藝下進(jìn)行競(jìng)爭(zhēng);方向在于學(xué)術(shù)界還是應(yīng)該追求極致優(yōu)化，以展現(xiàn)技術(shù)為主。

　　憑空想一想，假如讓我在學(xué)校設(shè)計(jì)112G的TX的話：第一，F(xiàn)FE是必須的，否則眼睛打不開，沒法展現(xiàn)效果;第二，不要在乎可靠性，選擇金屬走線寬度時(shí)只考慮性能因素，寧愿線被燒斷也要減小寄生電容;第三，不要選擇TX-DAC的結(jié)構(gòu)，或者不要使用thermal code結(jié)構(gòu)，將小cell合并成大cell，犧牲匹配換取速度;第四，適當(dāng)?shù)奶岣唠娫措妷?第五，只在低速點(diǎn)位設(shè)置可調(diào)，如偏置電壓等等，我們負(fù)擔(dān)不起在高速路徑上可調(diào)的成本。有了這些，應(yīng)該勉強(qiáng)可以用落后工藝去拼一拼速度吧……

　　8)36Gb/s Adaptive CDR from University of Toronto

　　這篇略過……