例如，圖5展示了DDC濾波器鏈路中低通濾波器第一階段浮點(diǎn)與定點(diǎn)仿真結(jié)果的差異。這些差異是因定點(diǎn)量化所致。上方圖形顯示了浮點(diǎn)與定點(diǎn)仿真結(jié)果的重疊效果。下方圖形顯示了圖中每一點(diǎn)的量化誤差。工程師可能需要根據(jù)設(shè)計(jì)規(guī)范來增加小數(shù)位數(shù)以減小由此引出的量化誤差。

　　除了選擇小數(shù)位數(shù)之外，工程師還需要優(yōu)化字長，實(shí)現(xiàn)低功耗和區(qū)域優(yōu)化的設(shè)計(jì)。

　　在DDC案例研究中，工程師使用Simulink定點(diǎn)模塊組將部分?jǐn)?shù)字濾波器鏈路的字長減少了8位之多（圖6）。

　　利用自動(dòng)HDL代碼生成功能更快生成FPGA原型

　　在生成FPGA原型時(shí)，HDL代碼必不可少。工程師手工編寫了 Verilog或VHDL代碼。作為替代選擇，使用HDL編碼器自動(dòng)生成HDL代碼具有眾多明顯優(yōu)勢。工程師可以快速地評(píng)估能否在硬件中實(shí)施當(dāng)前算法；迅速評(píng)估不同的算法實(shí)現(xiàn)，選擇最佳方案；并在FPGA上更快地建立算法原型。

　　對(duì)于DDC案例研究而言，可以在55秒內(nèi)生成了5780行HDL代碼。工程師可以瀏覽并很快理解代碼（圖7）。自動(dòng)代碼生成功能允許工程師對(duì)系統(tǒng)級(jí)模型進(jìn)行更改，并且，通過重新生成HDL代碼，該功能可以在數(shù)分鐘之內(nèi)生成更新的HDL實(shí)現(xiàn)方案。

　　重用具有協(xié)同仿真功能的系統(tǒng)級(jí)測試平臺(tái)進(jìn)行HDL驗(yàn)證

　　功能驗(yàn)證：HDL協(xié)同仿真使工程師能夠重用Simulink模型，將激勵(lì)驅(qū)動(dòng)至HDL仿真器，并對(duì)仿真輸出執(zhí)行交互式系統(tǒng)級(jí)分析（圖8）。

　　HDL仿真僅提供數(shù)字波形輸出，而HDL協(xié)同仿真則提供了顯示HDL代碼的完整視圖，并可以訪問Simulink的全套系統(tǒng)級(jí)分析工具。當(dāng)工程師觀察到預(yù)期結(jié)果與HDL仿真結(jié)果存在差異時(shí)，可借助協(xié)同仿真進(jìn)一步了解該失配所產(chǎn)生的系統(tǒng)級(jí)影響。

　　例如，在圖9中，頻譜儀視圖可以使工程師做出明智決定，忽略預(yù)期結(jié)果與HDL仿真結(jié)果之間的失配，其原因是該差異位于阻帶區(qū)。相比之下，數(shù)字波形輸出只是將預(yù)期結(jié)果與HDL仿真結(jié)果的失配標(biāo)記為誤差。盡管工程師最終可能得出相同的結(jié)論，但這將需要更多的時(shí)間完成所需的分析。