燦芯半導體與成都納能、PLDA合作推出PCIe 2.0/3.0完整解決方案
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國際領先的定制化芯片(ASIC)設計方案提供商及DDR控制器和物理層IP供應商——燦芯半導體(上海)有限公司(以下簡稱“燦芯半導體”)對外宣布與成都納能、PLDA合作，推出基于中芯國際40nm和55nm工藝技術的PCIe 2.0/3.0完整解決方案。
本文引用地址：http://www.biyoush.com/article/201812/395441.htm“納能與燦芯半導體合作，提供基于中芯國際40nm和55nm的PCIe 2.0/3.0解決方案，滿足最新的PIPE規(guī)范，支持2.5G、5G數(shù)據(jù)率，功耗低、面積小，可以有效降低SoC設計風險和成本，”成都納能首席執(zhí)行官武國勝說，“我們期待著與燦芯半導體攜手，為客戶提供符合相關標準的、高性能、低成本的整體解決方案。”
“PLDA 的PCIe Controller可以與任何標準的PCIe PHY匹配，這樣使客戶對于PHY的選擇提供了很大的靈活性，”PLDA首席執(zhí)行官Arnaud Schleich說，“此次與燦芯半導體進一步加深合作，提供高性能、低功耗的PCIe技術，降低SoC集成風險，將為客戶提供高速數(shù)據(jù)傳輸需求的完整解決方案?！?/p>
燦芯半導體首席執(zhí)行官莊志青博士表示：“燦芯半導體此次與成都納能、PLDA合作，提供基于中芯國際40nm和55nm工藝的PCIe解決方案，提升高速數(shù)據(jù)傳輸SoC芯片的設計能力，為通信、云計算和車用SoC芯片設計降低風險，縮短上市時間。”
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