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            高速多通道CCD預放電路設計

            作者: 時間:2018-09-07 來源:網(wǎng)絡 收藏

            2 CCD的電路板設計
            高速運算放大器的電路板設計是電路實現(xiàn)的一個非常重要的部分。即使電路原理設計的再好,隨意的電路板設計也會使電路達不到要求甚至產(chǎn)生問題。其中,高速運算放大器的穩(wěn)定性會受到電路板設計的重要影響。電路板對電路性能的影響產(chǎn)生的主要原因是電路板的寄生參數(shù)問題。例如一個運算放大器在電路實現(xiàn)后的等效電路如圖3所示。

            本文引用地址:http://www.biyoush.com/article/201809/388654.htm


            運算放大器的反相端對地電容對放大器的穩(wěn)定性具有較大的影響。因為反相端的對地電容和反饋電阻Rf在反饋通路上形成了一個額外的極點,該極點使得相位延遲。相位延遲會使得在高頻時,負反饋變成了正反饋,從而導致自激振蕩。解決這一問題的方法就是把這一去除。在具體電路板實現(xiàn)時,就是把反饋端下面的地平面去除。一個雙通道的運算放大器布局布線圖如圖4所示。該放大器為DIP8封裝,其中2腳和6腳為兩個通道的反饋端。所以2腳和6腳下面的地平面要去除。而反饋電阻焊盤下面的地平面同樣也要去除。這樣反饋通道中的就降到了最低,可以保證放大器的穩(wěn)定工作。此外,放大器穩(wěn)定工作和低噪聲工作的前提是電源要合理去耦。圖4中正負電源的去耦電容都盡可能近地靠近相應電源管腳放置。這樣可以有效地降低去耦電路的等效電感,在較寬的頻帶內(nèi)提供足夠的去耦。

            3 實驗結(jié)果
            為了驗證設計,對設計的電路利用LTspice軟件進行了電路仿真。CCD輸出等效電阻Rc為300 Ω。走線Cp為20 pF。其3 dB帶寬只有26.5MHz,其幅頻響應和相頻響應曲線如圖5所示。的帶寬應該為CCD像素轉(zhuǎn)移頻率的4~5倍。因此如果像素時鐘頻率達到25MHz,那么寄生電容就嚴重限制了電路帶寬。所以需要進行來展寬帶寬。這里Rf取值為1 kΩ,Rg取值為0.28 kΩ,Cg取值為4.7 pF,這時就能滿足式(3)的要求。


            圖6所示為補償后的頻率響應,可見帶寬擴展已經(jīng)超過了100 MHz。



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