CMOS集成電路中電源和地之間的ESD保護電路設計
加入技術交流群
摘 要：討論了3種常用的CMOS集成電路電源和地之間的ESD保護電路,分別介紹了它們的電路結構以及設計考慮,并用Hspice對其中利用晶體管延時的電源和地的保護電路在ESD脈沖和正常工作兩種情況下的工作進行了模擬驗證.結論證明:在ESD脈沖下,該保護電路的導通時間為380ns;在正常工作時,該保護電路不會導通,因此這種利用晶體管延時的保護電路完全可以作為CMOS集成電路電源和地之間的ESD保護電路.
本文引用地址：http://www.biyoush.com/article/201808/385807.htm
![[Android開發(fā)視頻教學]Socket編程(24)](http://editerupload.eepw.com.cn/201010/0c10ea6d4e0e8ee4f3593b458d89cb55.jpg)
![[Android開發(fā)視頻教學]WIFI網(wǎng)絡操作(23)](http://editerupload.eepw.com.cn/201010/a57e500f8313fec2b17f4827fc6a3d84.jpg)
![[Android開發(fā)視頻教學]Service初步（一）(25)](http://editerupload.eepw.com.cn/201010/05b93eb1aa2ceec6e832bde35b0fb602.jpg)
![[Android開發(fā)視頻教學]廣播機制（一）(21)](http://editerupload.eepw.com.cn/201010/a160804e52e2b550307697372948a83a.jpg)
![[Android開發(fā)視頻教學]廣播機制（二）(22)](http://editerupload.eepw.com.cn/201010/3d5d8c2910a15f174a8a3d7d21969de5.jpg)
評論