控制信號組：控制信號組的信號最少，只有時鐘使能和片選兩種信號。仍需要有一個完整的地平面和電源平面作參考。串聯(lián)匹配電阻RS值為O～33 Ω，并聯(lián)匹配終端電阻RT值為25～68 Ω。為了防止串擾，本組內(nèi)信號同樣也不能和數(shù)據(jù)信號在同一個電阻排內(nèi)。

2.5 電源部分的設計分析

通常情況下，DDR供電電壓是2.3～2.7 V，典型值是2.5 V，工作頻率的不同可能引起正常工作電壓的不同。參考電壓VREF是1.13～1.38 V，典型值是1.25 V。VTT以VREF為參考，電壓范圍是(VREF-0.4 V)-(VREF+0.4 V)。由于VREF只是給差分接收器端提供一個直流參考電平，所以電流比較小，最大只有3 mA。VTT的電流由于上拉的緣故，在輸出端輸出高電平時，VTT應能流入電流;在輸出端輸出低電平時VTT電流輸出。故VTT必須能同時有流入和流出電流，電流的大小依賴于總線上同時出現(xiàn)的電位狀態(tài)，從常用的設計來看最大可以從2.3 A到3.2 A。

由于VREF電壓作為其他信號接收端的重要參考，故它的布線設計也是十分重要的。疊加在VREF電壓的串擾或噪聲能直接導致內(nèi)存總線發(fā)生潛在的時序錯誤、抖動和漂移。很多電源芯片會把VREF和VTT從同一源輸出，但是由于使用的目的不同，走線也完全不同。VREF最好和VTT在不同平面，以免VTT產(chǎn)生的噪聲干擾VREF。而且無論是在DDR控制器端還是DDR存儲器端，VREF腳附近都應放置去耦電容，消除高頻噪聲。VREF的走線寬度應該越寬越好，最好為20～25 mil。

VTT電源應該單獨劃分一塊平面來供應電流，且最好放在DDR存儲器端。如果并聯(lián)終端匹配使用排阻的方式上拉，那么最好每個排阻都添加一個0.1 μF或0.01μF的去耦電容，這對于改善信號的完整性、提高DDR總線的穩(wěn)定性都有很好的效果。

結(jié) 語

在帶有DDR的嵌入式系統(tǒng)主板中，設計PCB最難的部分莫過于DDR的走線設計。好的走線就等于有了好的信號完整性和好的時序匹配，總線在高速輸入/輸出數(shù)據(jù)過程中就不會出錯，甚至能夠有更好的抗串擾和EMC能力。DDR總線并行傳輸且速率較高，在設計過程中如果沒有按照嚴格的約束進行布線，在設備后期調(diào)試過程中，將會出現(xiàn)各種各樣異常問題，甚至是系統(tǒng)根本無法啟動。而這些問題在查找和調(diào)試中很難發(fā)現(xiàn)，以至于無法完成硬件的開發(fā)。最好的方法就是在設計時就充分考慮信號完整性和時序匹配的問題，在走線時就把這些規(guī)則運用進去;如果有條件，可以做一下仿真，預先驗證一下設計。這樣做出來的設計，系統(tǒng)的穩(wěn)定性和可靠性才會更高。