大學(xué)時(shí)代第一次接觸FPGA至今已有10多年的時(shí)間,至今記得當(dāng)初第一次在EDA實(shí)驗(yàn)平臺(tái)上完成數(shù)字秒表、搶答器、密碼鎖等實(shí)驗(yàn)時(shí)那個(gè)興奮勁。當(dāng)時(shí)由于沒(méi)有接觸到HDL硬件描述語(yǔ)言,設(shè)計(jì)都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來(lái)的。

　　后來(lái)讀研究生,工作陸陸續(xù)續(xù)也用過(guò)Quartus II、FoundaTIon、ISE、Libero,并且學(xué)習(xí)了verilogHDL語(yǔ)言,學(xué)習(xí)的過(guò)程中也慢慢體會(huì)到verilog的妙用,原來(lái)一小段語(yǔ)言就能完成復(fù)雜的原理圖設(shè)計(jì),而且語(yǔ)言的移植性可操作性比原理圖設(shè)計(jì)強(qiáng)很多。

　　在學(xué)習(xí)一門技術(shù)之前我們往往從它的編程語(yǔ)言入手,比如學(xué)習(xí)單片機(jī)時(shí),我們往往從匯編或者C語(yǔ)言入門。所以不少開(kāi)始接觸FPGA的開(kāi)發(fā)人員,往往是從VHDL或者Verilog開(kāi)始入手學(xué)習(xí)的。但我個(gè)人認(rèn)為,若能先結(jié)合《數(shù)字電路基礎(chǔ)》系統(tǒng)學(xué)習(xí)各種74系列邏輯電路,深刻理解邏輯功能,對(duì)于學(xué)習(xí)HDL語(yǔ)言大有裨益,往往會(huì)起到事半功倍的效果。

　　當(dāng)然,任何編程語(yǔ)言的學(xué)習(xí)都不是一朝一夕的事,經(jīng)驗(yàn)技巧的積累都是在點(diǎn)滴中完成,FPGA設(shè)計(jì)也無(wú)例外。下面就以我的切身體會(huì),談?wù)凢PGA設(shè)計(jì)的經(jīng)驗(yàn)技巧。

　　我們先談一下FPGA基本知識(shí):

　　1.硬件設(shè)計(jì)基本原則

　　FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

　　速度與面積平衡和互換原則:

　　一個(gè)設(shè)計(jì)如果時(shí)序余量較大,所能跑的頻率遠(yuǎn)高于設(shè)計(jì)要求,能可以通過(guò)模塊復(fù)用來(lái)減少整個(gè)設(shè)計(jì)消耗的芯片面積,這就是用速度優(yōu)勢(shì)換面積的節(jié)約;

　　反之,如果一個(gè)設(shè)計(jì)的時(shí)序要求很高,普通方法達(dá)不到設(shè)計(jì)頻率,那么可以通過(guò)數(shù)據(jù)流串并轉(zhuǎn)換,并行復(fù)制多個(gè)操作模塊,對(duì)整個(gè)設(shè)計(jì)采用“乒乓操作”和“串并轉(zhuǎn)換”的思想進(jìn)行處理,在芯片輸出模塊處再對(duì)數(shù)據(jù)進(jìn)行“并串轉(zhuǎn)換”。從而實(shí)現(xiàn)了用面積復(fù)制換取速度的提高。

　　硬件原則:理解HDL本質(zhì)。

　　系統(tǒng)原則:整體把握。

　　同步設(shè)計(jì)原則:設(shè)計(jì)時(shí)序穩(wěn)定的基本原則。

　　2.Verilog作為一種HDL語(yǔ)言,對(duì)系統(tǒng)行為的建模方式是分層次的

　　比較重要的層次有系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)、邏輯級(jí)、門級(jí)、電路開(kāi)關(guān)級(jí)。

　　3.實(shí)際工作中,除了描述仿真測(cè)試激勵(lì)時(shí)使用for循環(huán)語(yǔ)句外,極少在RTL級(jí)編碼中使用for循環(huán)

　　這是因?yàn)閒or循環(huán)會(huì)被綜合器展開(kāi)為所有變量情況的執(zhí)行語(yǔ)句,每個(gè)變量獨(dú)立占用寄存器資源,不能有效的復(fù)用硬件邏輯資源,造成巨大的浪費(fèi)。一般常用case語(yǔ)句代替。

　　4. if…else…和case在嵌套描述時(shí)是有很大區(qū)別的

　　if…else…是有優(yōu)先級(jí)的,一般來(lái)說(shuō),第一個(gè)if的優(yōu)先級(jí)最高,最后一個(gè)else的優(yōu)先級(jí)最低。而case語(yǔ)句是平行語(yǔ)句,它是沒(méi)有優(yōu)先級(jí)的,而建立優(yōu)先級(jí)結(jié)構(gòu)需要耗費(fèi)大量的邏輯資源,所以能用case的地方就不要用if…else…語(yǔ)句。

　　補(bǔ)充:1.也可以用if…; if…; if…;描述不帶優(yōu)先級(jí)的“平行”語(yǔ)句。

　　5.FPGA一般觸發(fā)器資源比較豐富,而CPLD組合邏輯資源更豐富

　　6.FPGA和CPLD的組成

　　FPGA基本有可編程I/O單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等6部分組成。

　　CPLD的結(jié)構(gòu)相對(duì)比較簡(jiǎn)單,主要由可編程I/O單元、基本邏輯單元、布線池和其他輔助功能模塊組成。

　　7.Block RAM

　　3種塊RAM結(jié)構(gòu),M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit)。

　　M512 RAM:適合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等;

　　M4K RAM: 適用于一般的需求;

　　M-RAM: 適合做大塊數(shù)據(jù)的緩沖區(qū)。

　　Xlinx 和 LatTIce FPGA的LUT可以靈活配置成小的RAM、ROM、FIFO等存儲(chǔ)結(jié)構(gòu),這種技術(shù)被稱為分布式RAM。

　　補(bǔ)充:但是在一般的設(shè)計(jì)中,不提倡用FPGA/CPLD的片內(nèi)資源配置成大量的存儲(chǔ)器,這是處于成本的考慮。所以盡量采用外接存儲(chǔ)器。

　　8.善用芯片內(nèi)部的PLL或DLL資源完成時(shí)鐘的分頻、倍頻率、移相等操作

　　不僅簡(jiǎn)化了設(shè)計(jì),并且能有效地提高系統(tǒng)的精度和工作穩(wěn)定性。

　　9.異步電路和同步時(shí)序電路的區(qū)別

　　異步電路:

　　電路核心邏輯有用組合電路實(shí)現(xiàn);

　　異步時(shí)序電路的最大缺點(diǎn)是容易產(chǎn)生毛刺;

　　不利于器件移植;

　　不利于靜態(tài)時(shí)序分析(STA)、驗(yàn)證設(shè)計(jì)時(shí)序性能。

　　同步時(shí)序電路:

　　電路核心邏輯是用各種觸發(fā)器實(shí)現(xiàn);

　　電路主要信號(hào)、輸出信號(hào)等都是在某個(gè)時(shí)鐘沿驅(qū)動(dòng)觸發(fā)器產(chǎn)生的;

　　同步時(shí)序電路可以很好的避免毛刺;

　　利于器件移植;

　　利于靜態(tài)時(shí)序分析(STA)、驗(yàn)證設(shè)計(jì)時(shí)序性能。

　　10.同步設(shè)計(jì)中,穩(wěn)定可靠的數(shù)據(jù)采樣必須遵從以下兩個(gè)基本原則:

　　(1)在有效時(shí)鐘沿到達(dá)前,數(shù)據(jù)輸入至少已經(jīng)穩(wěn)定了采樣寄存器的Setup時(shí)間之久,這條原則簡(jiǎn)稱滿足Setup時(shí)間原則;

　　(2)在有效時(shí)鐘沿到達(dá)后,數(shù)據(jù)輸入至少還將穩(wěn)定保持采樣寄存器的Hold時(shí)鐘之久,這條原則簡(jiǎn)稱滿足Hold時(shí)間原則。

　　11.同步時(shí)序設(shè)計(jì)注意事項(xiàng)

　　異步時(shí)鐘域的數(shù)據(jù)轉(zhuǎn)換。

　　組合邏輯電路的設(shè)計(jì)方法。

　　同步時(shí)序電路的時(shí)鐘設(shè)計(jì)。

　　同步時(shí)序電路的延遲。同步時(shí)序電路的延遲最常用的設(shè)計(jì)方法是用分頻或者倍頻的時(shí)鐘或者同步計(jì)數(shù)器完成所需的延遲,對(duì)比較大的和特殊定時(shí)要求的延時(shí),一般用高速時(shí)鐘產(chǎn)生一個(gè)計(jì)數(shù)器,根據(jù)計(jì)數(shù)產(chǎn)生延遲;對(duì)于比較小的延遲,可以用D觸發(fā)器打一下,這樣不僅可以使信號(hào)延時(shí)了一個(gè)時(shí)鐘周期,而且完成了信號(hào)與時(shí)鐘的初次同步。在輸入信號(hào)采樣和增加時(shí)序約束余量中使用。

　　另外,還有用行為級(jí)方法描述延遲,如“#5 a《=4’0101;”這種常用于仿真測(cè)試激勵(lì),但是在電路綜合時(shí)會(huì)被忽略,并不能起到延遲作用。

　　Verilog 定義的reg型,不一定綜合成寄存器。在Verilog代碼中最常用的兩種數(shù)據(jù)類型是wire和reg型,一般來(lái)說(shuō),wire型指定的數(shù)據(jù)和網(wǎng)線通過(guò)組合邏輯實(shí)現(xiàn),而reg型指定的數(shù)據(jù)不一定就是用寄存器實(shí)現(xiàn)。

　　12.常用設(shè)計(jì)思想與技巧

　　(1)乒乓操作;

　　(2)串并轉(zhuǎn)換;

　　(3)流水線操作;

　　(4)異步時(shí)鐘域數(shù)據(jù)同步。是指如何在兩個(gè)時(shí)鐘不同步的數(shù)據(jù)域之間可靠地進(jìn)行數(shù)據(jù)交換的問(wèn)題。數(shù)據(jù)時(shí)鐘域不同步主要有兩種情況:

　?、賰蓚€(gè)域的時(shí)鐘頻率相同,但是相差不固定,或者相差固定但是不可測(cè),簡(jiǎn)稱為同頻異相問(wèn)題。

　?、趦蓚€(gè)時(shí)鐘頻率根本不同,簡(jiǎn)稱異頻問(wèn)題。

　　兩種不推薦的異步時(shí)鐘域操作方法:

　　一種是通過(guò)增加Buffer或者其他門延時(shí)來(lái)調(diào)整采樣另一種是盲目使用時(shí)鐘正負(fù)沿調(diào)整數(shù)據(jù)采樣。

　　13.模塊劃分基本原則

　　(1)對(duì)每個(gè)同步時(shí)序設(shè)計(jì)的子模塊的輸出使用寄存器(用寄存器分割同步時(shí)序模塊原則);

　　(2)將相關(guān)邏輯和可以復(fù)用的邏輯劃分在同一模塊內(nèi)(呼應(yīng)系統(tǒng)原則);

　　(3)將不同優(yōu)化目標(biāo)的邏輯分開(kāi);

　　(4)將送約束的邏輯歸到同一模塊;

　　(5)將存儲(chǔ)邏輯獨(dú)立劃分成模塊;

　　(6)合適的模塊規(guī)模;

　　(7)頂層模塊最好不進(jìn)行邏輯設(shè)計(jì)。