Xilinx FPGA開發(fā)軟件為ISE.現(xiàn)在其版本更新比較快，大家現(xiàn)在常用的版本都在ISE12.1了。

使用ISE開發(fā)FPGA，需要根據(jù)自己的設(shè)計(jì)內(nèi)容和設(shè)計(jì)目標(biāo)設(shè)置，在開發(fā)軟件中設(shè)置一些參數(shù)。這些參數(shù)對(duì)成功開發(fā)可以說必不可少。

常用選項(xiàng)之一： Keep Hierachy。該參數(shù)有3個(gè)值：NO、YES、Soft.
在使用Chipscope進(jìn)行調(diào)試時(shí)，如果是采用的網(wǎng)表插入ICON的方法的話，或者是為了便于調(diào)試，最好是保留設(shè)計(jì)的層次結(jié)構(gòu)，選擇Yes或Soft。Yes與Soft的區(qū)別是：
Keep Hierachy =Yes：對(duì)Debug階段有用，XST會(huì)根據(jù)層次綜合而不打破層次優(yōu)化，所有寄存器名字都以名字排列，Traslate通過ucf文件可以很方面地找到需要的約束對(duì)象。
Keep Hierachy =Soft：則在綜合時(shí)保持層次，在MAP階段工具將打破層次關(guān)系；但I(xiàn)NSTANCE名字還是保留。

在FPGA設(shè)計(jì)原型驗(yàn)證階段，選YES會(huì)提高XST的綜合速度。

常用選項(xiàng)之二：register_duplicaTIon + max_fanout + equivalent_register_removal + resource_sharing - 允許自動(dòng)復(fù)制寄存器，設(shè)置最大扇出，禁止資源共享。這4個(gè)選項(xiàng)是對(duì)MAP和PAR的效果影響最明顯的。不同的設(shè)計(jì)，他們的選擇
組合方式不盡相同。要看具體設(shè)計(jì)情況。下面是其中的一種開發(fā)策略。
當(dāng)TIming不滿足時(shí)使用復(fù)制寄存器的方法通常能改善一些瓶頸。綜合器為了節(jié)省面積而做出的某些優(yōu)化可能導(dǎo)致對(duì)時(shí)序不利，因此關(guān)閉equivalent_register_removal和resource_sharing可能可以改善時(shí)序。