我們的目的是創(chuàng)建一個(gè)Zynq Soc處理器設(shè)計(jì)，并用Logic Analyzer來(lái)調(diào)試我們感興趣的信號(hào)。

首先，打開(kāi)Vivado，創(chuàng)建一個(gè)工程。

添加這幾個(gè)IP核，

點(diǎn)擊Run ConnecTIon AutomaTIon，讓軟件自動(dòng)幫我們連起來(lái)。在打開(kāi)的對(duì)話框中選擇ALL AutomaTIon，

ok，軟件自動(dòng)連接起來(lái)，

如果要觀察感興趣的信號(hào)，這里先右鍵--Generate Output Products，Create HDL Wrapper，編譯，執(zhí)行完成后，選擇感興趣的信號(hào)，右鍵-Mark，

那么Block框圖中會(huì)有變化，如圖，兩只蟲(chóng)，

執(zhí)行Set Up Debug，剛才標(biāo)記的信號(hào)就會(huì)出現(xiàn)，

next，進(jìn)行設(shè)置采樣深度，

接著執(zhí)行Implement Design 和 Generate Bitstream。完成后導(dǎo)出到SDK，

未完待續(xù)。。。