隨著系統(tǒng)對(duì)內(nèi)存容量、帶寬、性能等方面的需求提高，系統(tǒng)會(huì)接入多個(gè) DRAM Devices。而多個(gè) DRAM Devices 不同的組織方式，會(huì)帶來(lái)不同的效果。本文將對(duì)不同的組織方式及其效果進(jìn)行簡(jiǎn)單介紹。

1. Single Channel DRAM Controller 組織方式

Single Channel 指 DRAM Controller 只有一組控制和數(shù)據(jù)總線(xiàn)。 在這種場(chǎng)景下，DRAM Controller 與單個(gè)或者多個(gè) DRAM Devices 的連接方式如下所示：

1.1 連接單個(gè) DRAM Device

1.2 連接多個(gè) DRAM Devices

上圖中，多個(gè) DRAM Devices 共享控制和數(shù)據(jù)總線(xiàn)，DRAM Controller 通過(guò) Chip Select 分時(shí)單獨(dú)訪(fǎng)問(wèn)各個(gè) DRAM Devices。此外，在其中一個(gè) Device 進(jìn)入刷新周期時(shí)，DRAM Controller 可以按照一定的調(diào)度算法，優(yōu)先執(zhí)行其他 Device 上的訪(fǎng)問(wèn)請(qǐng)求，提高系統(tǒng)整體內(nèi)存訪(fǎng)問(wèn)性能。

NOTE：CS0 和 CS1 在同一時(shí)刻，只有一個(gè)可以處于使能狀態(tài)，即同一時(shí)刻，只有一個(gè) Device 可以被訪(fǎng)問(wèn)。

上述的這種組織方式只增加總體容量，不增加帶寬。下圖中描述的組織方式則可以既增加總體容量，也增加帶寬。

上圖中，多個(gè) DRAM Devices 共享控制總線(xiàn)和 Chip Select 信號(hào)，DRAM Controller 同時(shí)訪(fǎng)問(wèn)每個(gè) DRAM Devices，各個(gè) Devices 的數(shù)據(jù)合并到一起，例如 Device 1 的數(shù)據(jù)輸出到數(shù)據(jù)總線(xiàn)的 DATA[0:7] 信號(hào)上，Device 2 的數(shù)據(jù)輸出到數(shù)據(jù)總線(xiàn)的 DATA[8:15] 上。這樣的組織方式下，訪(fǎng)問(wèn) 16 bits 的數(shù)據(jù)就只需要一個(gè)訪(fǎng)問(wèn)周期就可以完成，而不需要分解為兩個(gè) 8 bits 的訪(fǎng)問(wèn)周期。

2. MulTI Channel DRAM Controller 組織方式

MulTI Channel 指 DRAM Controller 只有多組控制和數(shù)據(jù)總線(xiàn)，每一組總線(xiàn)可以獨(dú)立訪(fǎng)問(wèn) DRAM Devices。 在這種場(chǎng)景下，DRAM Controller 與 DRAM Devices 的連接方式如下所示：

2.1 連接 Single Channel DRAM Devices

這種組織方式的優(yōu)勢(shì)在于多個(gè) Devices 可以同時(shí)工作，DRAM Controller 可以對(duì)不同 Channel 上的 Devices 同時(shí)發(fā)起讀寫(xiě)請(qǐng)求，提高了讀寫(xiě)請(qǐng)求的吞吐率。

NOTE：CS0 和 CS1 在同一時(shí)刻，可以同時(shí)處于使能狀態(tài)，即同一時(shí)刻，兩個(gè) Devices 可以同時(shí)被訪(fǎng)問(wèn)。

2.2 連接 MulTI Channel DRAM Device

在一些 DRAM 產(chǎn)品中，例如 LPDDR3、LPDDR4 等，引入了 MulTI Channel 的設(shè)計(jì)，即一個(gè) DRAM Devices 中包括多個(gè) Channel。這樣就可以在單個(gè) Device 上達(dá)成 Multi Channel 同時(shí)訪(fǎng)問(wèn)的效果，最終帶來(lái)讀寫(xiě)請(qǐng)求吞吐率的提升。